Vivado

在本文中，我们以vivado自带综合器为例、以verilog为编程语言，看看如何理解和利用警告信息排除代码中的小bug。

使用综合语法控制Vivado是否使用DSP块

由 judy 提交于周二, 1 三月 2022 - 10:28

使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。

Vivado支持工程模式（ProjectBased Mode）和非工程模式（NoneProject Mode）两种，且都能通过Tcl脚本批处理运行。目前，更多的人使用的是工程模式，今天我们就基于工程模式介绍几个Tcl命令的使用方法。

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。

在Ubuntu 18.04下使用Vivado Jtag加载FPGA，发现找不到器件。

Vivado如何快速找到schematic中的object

由 judy 提交于周一, 14 二月 2022 - 09:35

在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错

我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时，调试器显示的是汇编代码，而不是 C 或 C++。为什么会出现这种情况？

手把手教你打包一个自己的Vivado IP核

由 judy 提交于周三, 5 一月 2022 - 10:10

模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。

Vivado中怎么做set_input_delay约束

由 guanxiao_505740 提交于周五, 24 十二月 2021 - 11:10

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

进入IP Core的时钟，都不需要再手动添加约束么？

由 judy 提交于周四, 2 十二月 2021 - 09:52

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。