Vivado 设计输入纪事 - RTL 设计输入
joycha 在 周四, 11/25/2021 - 10:09 提交
这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
关于Vivado的综合设置使用总结
judy 在 周四, 11/25/2021 - 09:14 提交
当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。
Xilinx Adapt 中国站开发者Vivado专场正式启动！
judy 在 周三, 11/24/2021 - 10:21 提交
赛灵思亚太区资深战略应用工程师高亚军将为大家讲解Vivado设计套件，分享其在使用过程中的技巧和设计方法论。
Vivado快捷创建Vitis工程 (无需创建Platform Project）
guanxiao_505740 在 周一, 11/15/2021 - 14:50 提交
Vivado 2019.2开始就没有SDK了，需要在Vitis上创建应用工程。网上大部分都是创建Platform Project再创建Application Projet，然后在Application Projet里导入平台文件。其实一个简便的方法是直接创建Application Projett导入平台文件。
Vivado - 如何定义 Verilog Macro？
judy 在 周三, 11/10/2021 - 15:20 提交
如何在 Vivado Design Suite 中定义 Verilog Macro？
在不全面重新安装 Vivado 设计套件的情况下，是否能够（重新安装）安装 Xilinx USB/Digilent 线缆驱动器？
judy 在 周一, 10/25/2021 - 14:37 提交
如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？
使用 Vitis 实现高性能嵌入式 Vivado 分析
judy 在 周四, 10/21/2021 - 10:10 提交
学习如何在 ZCU104 评估板上使用 VCU、DPU 和 PL 来构建和运行视频分析示例应用。
如何在批模式下运行 Vivado 仿真器？
judy 在 周三, 10/20/2021 - 10:07 提交
在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ，包含以下命令。当我运行批文件，执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器？
如何在Vivado 综合为 Verilog "include" 文件定义正确的路径
judy 在 周三, 10/13/2021 - 09:06 提交
如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。可使用以下方法定义包含文件的位置：
如何在 Vivado XSIM 中创建 .vcd 文件？
judy 在 周二, 10/12/2021 - 10:01 提交
如何在 Vivado XSIM 中创建 .vcd 文件？以下为生成 .vcd 文件的步骤：