Vivado切换使用modelsim打不开解决办法
francis zhang 在 周二, 11/22/2022 - 09:09 提交
vivado软件切换使用modelsim仿真时，如果出现如下图所示情况
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado的Abstract Shell功能（二）
judy 在 周一, 11/21/2022 - 10:05 提交
本文主要介绍三个部分：DFX的基本流程、AS的环境搭建、AS的具体执行
Vivado的Abstract Shell功能（一）
judy 在 周五, 11/18/2022 - 14:35 提交
Abstract Shell最大的优势是除第一次外，后续可以减少bit的生成时间
如何加快Vivado的编译速度
judy 在 周五, 11/11/2022 - 14:25 提交
在Windows下Vivado默认使用的是2线程，编译较慢。可改为32线程使Vivado可使用更多计算机资源，以加快编译速度
Vivado关联第三方编辑器-Vscode（包括解决打开Vscode卡死的问题）
judy 在 周四, 11/10/2022 - 10:09 提交
本文将介绍如何在Vivado中将代码编辑器绑定为第三方编辑器——Vscode
Vivado 设计套件：围绕 IP 的设计流程
judy 在 周三, 11/02/2022 - 10:52 提交
Vivado® Design Suite 可提供围绕 IP 的设计流程，支持您将来自各种设计的 IP 模块添加到自己的设计中
vivado使用——如何用脚本添加文件
judy 在 周三, 10/26/2022 - 09:17 提交
在使用vivado的过程中，如何添加设计文件？
Vivado从此开始（进阶篇）读书笔记-RAM的三种工作模式
judy 在 周二, 10/25/2022 - 16:53 提交
书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
Vivado中的Elaborate是做什么的？
judy 在 周一, 10/24/2022 - 09:34 提交
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
Vivado从此开始（进阶篇）读书笔记——综合阶段相关知识点
judy 在 周五, 10/21/2022 - 16:33 提交
对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表