Vivado SDK生成、使用静态库
matt z 在 周四, 03/23/2023 - 10:09 提交
在Xilinx/Vivado环境下，针对Non-OS环境，可以使用静态库；针对Linux环境，可以使用静态库和动态库
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado中如何生成、例化和仿真DCP文件
yangyf000 在 周二, 03/21/2023 - 09:02 提交
在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context
Vivado 用户指南：逻辑仿真
judy 在 周五, 03/10/2023 - 10:06 提交
本文提供了仿真进程以及 Vivado® Design Suite 中的仿真选项的概述
以Vivado工具为例了解FPGA实现
judy 在 周四, 03/09/2023 - 10:19 提交
FPGA的实现过程可以对综合后生成的网表进行逻辑综合优化、以及布局、布线方面的优化
Vivado 开发软件下板验证教程
judy 在 周三, 03/01/2023 - 12:05 提交
在之前的学习当中，我们已经学习了Vivado的基本操作，接下来我们将继续学习软件的下板验证过程
如何使用 Vivado 来计算器件的封装飞行时间？
judy 在 周五, 02/17/2023 - 15:51 提交
本文介绍如何使用Vivado计算器件的封装延迟/封装飞行时间？
Vivado 生成BOOT.BIN
wyh102 在 周三, 02/15/2023 - 08:43 提交
ADD 添加要合并的文件，第一个是fsbl的elf文件
2022.2（和更低）版本的 Vivado：Versal XPIO IOLOGIC 可能将捕获时钟反相
judy 在 周二, 02/14/2023 - 17:18 提交
Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY
[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
judy 在 周一, 02/13/2023 - 09:56 提交
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
如何在Vivado中对RTL源文件进行加密
judy 在 周三, 02/08/2023 - 11:16 提交
本文介绍在使用源文件加密时的一些基本概念以及一些常见的问题