Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vivado增量编译：加速FPGA设计实现的利器

judy 在 周二, 09/12/2023 - 10:25 提交

本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项

解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（一）

judy 在 周三, 09/06/2023 - 09:34 提交

本文将介绍Vivado综合工具支持的常用属性设置

Vivado设计资源优化 ，查看各子模块资源占用的方法大全

judy 在 周一, 09/04/2023 - 09:13 提交

本文介绍Vivado中如何进行FPGA设计资源优化以及查看各子模块资源占用的方法

Vivado约束添加方法：一文全面解析IO和时序约束

judy 在 周五, 09/01/2023 - 09:07 提交

本文将介绍vivado中常见的设置约束方法

Vivado RTC实时时钟系统设计

judy 在 周一, 08/28/2023 - 10:19 提交

我们一起学习一下RTC的驱动

Vivado EEPROM驱动设计

judy 在 周五, 08/25/2023 - 09:43 提交

EEPROM是一种特殊形式的闪存，其应用通常是个人电脑中的电压来擦写和重编程

关于FPGA底层的思考：if-else的逻辑延迟一定比case大吗？

yangyf000 在 周五, 08/18/2023 - 09:00 提交

如果case和if-else都是使用一个查找表实现的，那他们的延迟有区别吗？

Vivado-TLC5620驱动教程

judy 在 周五, 08/04/2023 - 10:16 提交

在FPGA处理完数字信号之后，我们有些情况下是需要将数字信号转变为模拟信号再输出的

Vivado 仿真器和代码覆盖率

judy 在 周四, 08/03/2023 - 09:59 提交

编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证

使用Vivado的Block Design详细步骤

yangyf000 在 周一, 07/31/2023 - 09:24 提交

选择创建Block Design并命名，点击Add IP,并选择ZYNQ7