Vivado

手把手教你打包一个自己的Vivado IP核

由 judy 提交于周五, 21 七月 2023 - 15:40

模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核

由 yangyf000 提交于周一, 17 七月 2023 - 09:24

本文说明如何向Block Design添加.v文件模块

由 judy 提交于周四, 13 七月 2023 - 15:51

FPGA综合与布线效率研究

在设计规模和复杂性不断增长的世界里，SoC 和 FPGA 设计需要以更低功耗提供更高性能

由 guanxiao_505740 提交于周二, 11 七月 2023 - 09:34

在xilinx zcu104开发板中，可以对FMC的电压进行调整，从而调整了FMC引脚的输出电压

由 judy 提交于周三, 5 七月 2023 - 09:36

时钟是每个 FPGA 设计的核心。如果我们正确地设计时钟架构

由 guanxiao_505740 提交于周三, 5 七月 2023 - 08:59

作为一名刚入坑的新手小白，我将分享自己的一些建议

由 matt z 提交于周三, 21 六月 2023 - 09:52

打开vivado，选择help，点击Add Design Tools or Devices

由 judy 提交于周一, 5 六月 2023 - 09:28

Vivado Schematic中的实线和虚线有什么区别？以下图为例

在Vivado的IP Catelog中找到IBERT，此处以UltraScale Plus系列的GTY为例