概览
AMD Versal自适应 SoC 架构通过异构加速和硬 IP集成提供卓越的系统性能功耗比。但当开发者想从上一代 FPGA 迁移时如何确保最佳结果呢?请遵循以下最佳实践，使用 AMD Vivado Design suite 来优化您的迁移过程。
1. 利用硬 IP 实现最佳性能功耗比
AMD Versal架构专用内核专为计算和带宽密集型功能而设计
Versal器件中的许多集成内核可以取代 RTL实现，因此请在迁移策略中尽早规划其集成。优先考虑硬核 IP，为最具差异化的功能保留可编程逻辑。
2. 重新综合所有 RTL，实现高效实施
让 AMD Vivado Design Suite 针对 Versal架构优化您的 RTL
对于计划保留的 IP，避免导入可能包含旧版库原语的预综合网表。Vivado 工具在优化 RTL 时会提供最佳的结果，而不是在完成合成之后对旧架构的综合网表进行“转换”。建议从头开始，让Vivado Design Suite 完成复杂的优化工作。
3. 利用新的 DSP 架构提升计算效率
AMD Versal DSP 架构提供更高的性能和块级效率
新的 DSP58 架构支持超过 1GHz的性能，并对 AI/ML(INT8)、无线处理和浮点运算(例如高性能计算)等提供新的数据类型的原生支持，同时完全向后兼容 AMD UltraScae+”DSP48 模块。为了获得最佳效果，您可以利用 AMD Vivado Design Suite 中的 RTL编码示例或 Vivado IP 目录中预先优化的 DSP 内核，重新编码您的 DSP IP。
4. 在 RTL中推导 RAM，实现更智能的内存映射
利用新的 UltraRAM 和 Block RAM 容量配置，实现嵌入式内存的无缝迁移
迁移嵌入式内存?请考虑“推导”方式，而非实例化。Versal 引入了扩展的 UltraRAM 纵横比，同时精简了 BIocK RAM 容量。使用传统的纵横比会导致资源利用率低下。为了实现平稳过渡，请在 RTL 中推断 RAM，或使用 Xilinx 参数化宏(XPM)生成最有效的配置。
5. 整合新的时钟资源，实现低偏斜和高性能
AMD Versal架构将常见的时钟技术与先进的去偏斜技术相结合以提升性能
AMD Versal 时钟架构结合了像 MMCM 和 PLL 这样的传统元素，配以强大的新缓冲技术，在自动化和用户控制之间取得平衡。BUFG_FABRIC改进了高扇出布线，MBUFG 支持低偏斜时钟分频，并通过校准去偏斜来精细调整设备区域的时钟分布。许多增强功能会自动应用，但为了获得最佳效果，请使用 Versal 时钟 IP 向导重新配置时钟资源。
智能迁移带来更高性能
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文章来源：AMD