技术

本文将详细介绍如何在VeriTiger-PT100S上进行PCIe Gen5验证。

近年来，机器人技术领域经历了巨大的增长，大量的机器人开始融入到我们的日常生活，人们越来越有兴趣了解和关注人类与机器的互动方式，人机交互逐渐成为了行业的热门话题。

跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。

射电望远镜需接收宇宙天体辐射的微弱射频信号（如C带4-8GHz），传统架构依赖复杂的模拟混频器电路进行频率转换，导致系统体积大、功耗高且通道一致性差

实例讲解，我们以axi_gpio讲解基本流程和简单的小技巧，后续我们会以更复杂的实例讲解封装IP时候的高级技巧。

随着 AMD Vitis™ 统一软件平台 2021.2 的发布，Vitis 引入了一个 Tcl 脚本，用于在应用程序运行的特定时间点协助查找栈和堆的内存使用情况。

在芯片设计验证中，我们常常面临一些外设连接问题：速度不匹配，或者硬件不支持。例如运行在硬件仿真器或FPGA原型平台上的设计，其时钟频率通常只有几十MHz

RFSoC（射频片上系统）是集成高速ADC/DAC、FPGA可编程逻辑、Arm处理系统及专用射频模块的单芯片解决方案，无需外部模拟组件即可构建完整无线电系统。

在嵌入式系统调试工具中, trace工具通常是解决一些疑难问题的最好工具。它能够在不破坏和修改原有运行过程的情况下，直接抓取到执行过程。

在处理器设计流程中，功能验证常常是最消耗时间和资源的部分，不仅占据 60% 以上的开发周期，并且是流片失败的主要风险。

手把手带你完成：环境搭建、硬件配置、驱动移植、系统编译到最终的上板测试验证，目标是帮你快速在你的MPSoC项目上实现类似的高速DMA互连！

2024 年至 2030 年间，高度自动化汽车每年的出货量将以 41% 的复合年增长率增长。这种快速增长导致汽车品牌对精确可靠传感器技术的需求空前高涨

在高速信号处理领域（如通信、测试测量、雷达等），数据转换器（ADC/DAC）的采样率不断提升（从数百 MSPS 到数 GSPS），传统并行接口存在明显瓶颈

协同仿真（Co-simulation）是处理器核功能验证的重要手段，提供体系结构级功能验证和逐指令出错调试粒度，被学术界及工业界广泛应用

本文主要介绍了 AMD Vivado™ IP integrator (IPI) 的诸多功能特性。我们将讲解 Vivado IP integrator 的各项基本功能。

本文介绍如何在 Verilog 代码中例化 PLL IP 核，编写 Verilog 仿真测试平台（Testbench），最后通过 JTAG 将设计烧录到实际的开发板。

历经多代技术演进，PCIe传输速率从1.0版本的2.5Gbps提升至5.0版本的32GT/s，同时保持对PCI软件架构的兼容性，支持热插拔与智能电源管理

很多客户希望在PL里把GMII接口转换为RGMII接口，这就会用到gmii2rgmii converter IP。经常看到客户在使用这个IP的过程中遇到一些问题，本文给出了基于KR260 starter kit板卡应用gmii2rgmii的范例。

在 Versal 器件中，XPIO 提供了灵活的时钟与数据路径资源。本文将以源同步接口为例，说明如何利用 XPIO 构建并实现带有 Strobe 的高速接口设计。

AMD 7nm Versal系列器件引入了可编程片上网络（NoC, Network on Chip），这是一个硬化的、高带宽、低延迟互连结构，旨在实现可编程逻辑（PL）