技术

7nm Versal系列相对于16nm Ultrascale plus系列，IO做了升级，U+系列的HPIO在Versal升级为XPIO。Versal系列每一个XPIO bank包含54个IO管脚

PIO IP是FPGA 设计中比较简单常用的IP， 当设置PIO IP的Direction的时候，可以看到有如下4个选项

在网表中，这些资源被称为 LUTRAM 或分布式 RAM。这些 LUTRAM 不像 Vivado 中的其他单元那样遵循典型结构。本文说明了推断或例化的 LUTRAM 的结构。 

本文将侧重于概述如何创建和运行设计以将这两个 IP 结合在一起来实现。

本章介绍了可用于初始化、运行、更新和控制外部控制器中图形执行的控制API。本章还描述了如何在输入图规范中指定运行时参数（RTP）

ALINX 作为 FPGA 开发板领域领先供应商，RFSoC 系列开发板精准定位于雷达通信、5G 基站、卫星通信、测试测量等对性能要求严苛的高端射频应用

SEM IP 在上板调试过程中有时会出现一些错误,需要访问 log 文件以便调试。本篇博文涵盖了如何利用 FIFO+ILA/VIO 抓取 SEM IP Monitor Interface 的 log 文件。

数据流图内核对无限长的类型值序列的数据流进行操作。这些数据流可以被分成单独的块，这些块由内核处理。内核消耗输入数据块并产生输出数据块

在获取输入或输出缓冲区之后但在释放它之前，缓冲区归内核所有。内核可以负责通过指针或迭代器读取或写入缓冲区，而不会发生数据冲突

本文将详细介绍 Vivado 无法选中开发板的常见原因及相应的解决方法，帮助您顺利完成工程创建和开发准备工作。

在FPGA设计中，PLL因其高精度、灵活性和可编程性而得到广泛应用，本文将深入探讨PLL技术在FPGA中的动态调频与展频功能应用。

本文通过用RTL实现Fibonacci LSFR，对DDR实现误码率测试。并在RTL中实现注入错误码元的功能，模拟误码的情况

我们聊的是AMD的Kria SOM（系统模块）系列产品，“Kria”这个名字旨在传递“创造力”之意。

在某些情况下，如果您没有在每次调用内核时消耗相当于缓冲区端口的数据，或者如果您没有在每次调用时产生相当于缓冲区端口的数据

本期文章《基于AMD Versal器件实现PCle5 DMA功能》，诚邀您率先了解如何利用Versal强大性能实现高速数据传输！

在本文中，笔者将探讨 AMD 在芯片架构和热管理方面的一些创新，并说明这些创新如何帮助开发者打造更加高效、紧凑的产品。

本文将深入探讨智多晶PLL在实际应用中的关键注意事项，帮助工程师规避常见设计风险。

输入和输出缓冲区表示连续存储在图块的物理存储器上的数据块，并且可以由图中的内核使用。这些数据的来源可以是产生它们的其他内核

环回测试通过生成流量并将其发送回原先的流量来源，以测试系统功能与性能。

本篇文章提供了解决 ATS 失效请求报文问题的故障排除步骤，主要聚焦在 CQ 接口上未显示主机发送的报文的情况。