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今天我们不谈高大上的物理学，只聊聊如何在 FPGA 中，用一串加法器和 D 触发器，“数清楚时间”——这就是时间数字转换器（TDC）的魅力。

在全局布局中，尤其是在 PSIP 中，不同的优化中会发生一些复制

与同类FPGA相比，新器件每平方毫米的I/O数量最多提升2倍，同时支持3.3V I/O 和1.5Gbps差分I/O，确保了更快、更稳定的数据传输

本文介绍了使用含 X5IO bank 的器件时，建议采用何种方法来向 MIPI D-PHY RX IP 和 MIPI C-PHY RX IP 分配管脚？

在 FPGA 设计中，高速串行通信是连接芯片内部逻辑与外部高速总线的关键环节。其中，SerDes 和 GTX 是工程师们最常遇到的两个术语。

本文内容总结了工程师在 SoC 与 FPGA 电源设计中需要特别注意的要点。

本文将继续为大家展开说明如何使用 Nios® V 读取芯片 ID 和温度。

西安智多晶微电子推出的LLCR技术，使用本地PLL产生高速时钟，通过相位跟踪，对接收的LVDS信号进行实时跟踪，实现LVDS数据接收。

高扇出信号线 (HFN) 是具有大量负载的信号线。作为用户，您可能遇到过高扇出信号线相关问题，因为将所有负载都连接到 HFN 的驱动程序需要使用大量布线资源

本文将以 Versal 系列 System Monitor（以下简称SYSMON） 出现的偶发性错误为案例，探讨在面对此类难以复现问题时，工程师应如何构建有效的调试方案

在专用半导体中，现场可编程门阵列（FPGA）因其灵活性和高效性，正在成为推动计算创新的重要力量。

本文主要介绍了在 Altera Agilex® 7 FPGA 平台上，通过 Nios® V 软核处理器操作 Mailbox Client IP 实现 FPGA 多镜像切换的参考方案。

现代交通的演进正加速推动对控制系统的需求——这类系统不仅要快速精准，还需具备较高的适应性与效率。莱迪思FPGA以低功耗、可编程逻辑为各行业工程师赋能

Vitis HLS 提供了一个C++模板hls::direct_io用于在执行中修改kernel标量/内存偏移参数。当然如果要使用Direct IO需要注意几点：

效率和精度是两大优势，但实现POL转换需要特别注意稳压器设计。接近电源，这是提高电源轨的电压精度、效率和动态响应的最佳方法之一

本篇博文演示了在 ZCU208 评估板上运行简单的 RFDC 示例的不同 Vitis™ 流程。此处使用的是 xrfdc_read_write_example，但并不限制您实现自己的应用

本文将使用 Versal VCK190 和 Vivado 2024.2 来生成仿真环境。

本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

本文将详细介绍如何在 VPK120 上修改 8A34001 时钟频率的完整流程，包括所需工具准备、配置修改、文件部署与最终验证，帮助用户快速完成定制化时钟配置。

QSGMII旨在将4个GMII接口转换为一个统一的5Gb/s速率的SERDES接口，极大地减少了PHY与MAC间连接所需的信号接口数量。