技术

本文通过用RTL实现Fibonacci LSFR，对DDR实现误码率测试。并在RTL中实现注入错误码元的功能，模拟误码的情况

在某些情况下，如果您没有在每次调用内核时消耗相当于缓冲区端口的数据，或者如果您没有在每次调用时产生相当于缓冲区端口的数据

本期文章《基于AMD Versal器件实现PCle5 DMA功能》，诚邀您率先了解如何利用Versal强大性能实现高速数据传输！

在本文中，笔者将探讨 AMD 在芯片架构和热管理方面的一些创新，并说明这些创新如何帮助开发者打造更加高效、紧凑的产品。

本文将深入探讨智多晶PLL在实际应用中的关键注意事项，帮助工程师规避常见设计风险。

输入和输出缓冲区表示连续存储在图块的物理存储器上的数据块，并且可以由图中的内核使用。这些数据的来源可以是产生它们的其他内核

环回测试通过生成流量并将其发送回原先的流量来源，以测试系统功能与性能。

本篇文章提供了解决 ATS 失效请求报文问题的故障排除步骤，主要聚焦在 CQ 接口上未显示主机发送的报文的情况。

一个AI引擎程序必须包括一个用C++编写的数据流图规范。自适应数据流（ADF）图是具有单个AI引擎内核或通过数据流连接的多个AI引擎内核的网络

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

XSBERT——专为FPGA高速收发器设计的调试利器，帮你一键生成误码率报告、实时扫描眼图，轻松验证链路稳定性！

在 UltraScale/UltraScale+ 中引入了 RXTX_BITSLICE。该原语用于捕获和接收 XPIO IOB。

AI引擎API为基于向量的矩阵乘法提供了一个aie：：mmul类模板。多个中间矩阵相乘的结果被累加以给出最终结果。

设计和监控计算与处理芯片所用的电源时，需要特别关注容差问题，因为从不同角度来看的话，容差的处理方式可能有所不同。在本文的讨论中，我们在以下章节定义每种容差。

AI引擎包含一个标量处理器，可用于实现标量数学运算、非线性函数和其他通用运算。有时候，拥有一个黄金标量参考版本的代码会很有帮助

本文提供有关 Versal 内置自校准 (BISC) 工作方式的详细信息。此外还详述了 Versal 的异步模式及其对 BISC 的影响。

对于非相邻AI引擎，可以使用与每个AI引擎相关联的存储器模块中的DMA来建立类似的通信。在每个存储器模块中使用乒乓缓冲器，并通过锁进行同步

本白皮书深入探讨了当前加密协议的漏洞，介绍了最新标准化的PQC算法，为那些希望采取措施对抗量子威胁的组织提供了战略路线图

本篇博文主要涵盖了 AMD 为集成的 RF Data Converter 提供的公共资源。

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。