技术

在某些情况下，可以利用混叠将信号折叠到奈奎斯特一区。折叠后可以用RF-ADC直接对第二奈奎斯特区的信号进行采样

大多数SDR架构需要数字上转换和下转换阶段，这些转换位于A/D和数字基带级之间，包括信号的频率转换和采样率的变化。

最新的DisplayPort TX/RX 1.4 Subsystem IP v3.1支持eDP v1.4b, 支持下面的eDP features

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

为使大规模 MIMO 系统的商业化成为现实，AMD推出了采用RF 级模拟技术的全可编程（All Programmable）RFSoC，该方案在集成方面取得了突破性的进展

RFSoC的RFDC块可以配置为对复输入输出和实输入输出进行处理。RF-ADC可以单独用于实输入，也可以成对用于正交或复输入

与单载波调制相反，使用QAM的动机是带宽效率。调幅信号所需要的带宽为基带带宽的两倍，可以说AM的效率只有50%，QAM允许提高效率

本文将UART用作硬件通信协议应遵循的标准步骤进行说明，讨论使用UART的基本原则，重点是数据包传输、标准帧协议和定制帧协议

Zynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC)

我们经常用复信号的方式来表示接收机中的信号，即一个同时包含实部和虚部的信号。这些信号被称为分析信号，即仅用于分析目的的信号表示

FPGA 通过查找表 (LUT) 实现逻辑功能。这些 LUT 类似于真值表或卡诺图 (Karnaugh map)，FPGA 可以通过组合多个 LUT ，来实现几乎任何你所需的逻辑功能。

最后一期我们主要介绍智多晶DDR Controller使用时的注意事项。

Danielson和Lanczos描述了一种利用DFT的周期性来减少计算需求的方法，即减少计算DFT所需的复乘子的数量。

本期主要介绍智多晶DDR Controller的常见应用领域、内部结构、各模块功能、配置界面、配置参数等内容。

周期波形的傅里叶级数包含基频的谐波。我们可以使用如图4.14右侧所示的频率幅值图来绘制时域波形的谐波

今天分享一个基于复旦微FMQL20S400M四核ARM Cortex-A7（PS端）+FPGA可编程逻辑资源（PL端）异构多核SoC处理器的B码对时案例，开发环境如下

前面我们介绍了IP核配置和调用的相关注意事项，现在我们基于Zynq7020实际上板看看调试的一些细节。

在时域信号处理的世界里，将信号分解成正弦波的和一直是前进的方向。原因很简单。如果一个正弦波被输入到一个线性系统，那么输出就是一个完全相同频率的正弦波

小型FPGA广泛应用于各种设备、应用和行业，因为它们能够可靠地执行对许多不同类型智能系统的快速运行至关重要的关键功能

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer