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以更快、更广、更简为核心，Altera 正式推出 Quartus® Prime Pro 26.1 版本。新版本实现了更高效的编译与时序收敛、更顺畅的开发者设计流程，并简化了用户操作与 AI 集成体验

本篇文章包含一份调试检查表，它是对 AMD Zynq™ UltraScale+™ RFSoC 评估套件（ZCU208、ZCU216、ZCU111 和 ZCU670）上评估板相关问题进行故障排除的重要资源。

本篇聚焦KPL3858上的高速串行收发器（GTYP Transceiver）——通过AMD官方提供的IBERT（Integrated Bit Error Ratio Tester）示例设计

针对在接收机结构中实际实现均衡器，依据系统需求，我们可采用多种设计策略。一个合理的设计视角是考虑完成给定信道环境均衡所需的训练数据量。

<p><span style="text-wrap-mode: wrap;">在前两篇文章中，我们完成了开普勒KPL3858的开箱上电和UFS烧录启动。本篇聚焦KPL3858上最值得关注的硬件特性之一 —— LPDDR5X-8533高速内存子系统。</span></p>

本篇聚焦UFS—— KPL3858 板载的高速存储介质，详细介绍 UFS 的硬件接口特性、在 Versal Gen2 上的优势，以及如何将 Linux 镜像烧录到 UFS 并从 UFS 启动。

科通旗下开普勒实验室Kepler-Lab 推出了自研的 KPL3858评估板，该板以 AMD 官方 VEK385 为基础，对电源和时钟部分进行了简化和定制化设计

本文将讨论几种自适应均衡器的实现方式，但文献中存在众多变体和替代方案

本文将详细介绍如何将 Allegro 的 PCB 文件导入 HyperLynx，并以差分信号为例，完成从建模到仿真的完整流程。

本文将重点介绍推动设计人员探索新型边缘 AI 架构的应用场景及其需求，并引入 Altera 的边缘 AI FPGA 器件及软件工具

先进处理器(CPU、GPU等)遭遇利用率墙时，开发重心从制造工艺转向工艺感知型计算机架构，聚焦能效。

既然我们能够成功地跨无线链路恢复数据，接下来可以讨论使该过程更具鲁棒性的技术手段。信道编码是显而易见的方案，且在所有数字通信标准中均普遍采用。

由于深度学习(DL)模型规模的不断增长，在大型单片芯片上实现用于深度学习的存内计算(IMC)面临面积、良率和制造成本方面的挑战。

在本博客中，我们将探讨简单双端口 RAM 模块中地址冲突的概念，并深入研究各种写模式及其对地址冲突的影响。

当数据速率高到让传统FPGA都束手无策，该怎么办？如果你正在从事雷达、电子战、频谱监测，或是5G/6G卫星通信的前沿开发，你一定知道这样一个事实

 AMD嵌入式开发框架(EDF)是一个完整的开源环境，旨在帮助嵌入式工程师基于AMD自适应SoC高效评估、开发和部署应用。

本文的设计范例，由一个CPU和两个机器学习加速器组成，采用仿真的芯粒配置，并使用高级接口总线(AIB)进行连接。

由美国空军研究实验室（AFRL）和美国国家航空航天局（NASA）赞助的一款高性能航天计算（HPSC）处理器，基于芯粒的架构由波音公司为太空任务开发。

AIE以其卓越的计算密度、能效比和灵活性，成为实现5G及未来6G波束成形的理想平台，为无线通信的发展提供了强大的算力支持。

在一项坦福、麻省理工和英伟达的多芯片模块研究中，通过地参考信号生成以网格网络连接的36个芯粒组成的深度神经网络加速器，其架构显示出灵活扩展性