博客

JESD204B是JEDEC委员会制定的一种串行接口标准，这种接口标准定义了数据转换器(ADC、DAC)和数字处理器(FPGA、 ASIC等)之间的数字信号传输方式。它作为第三代标准，补充了JESD204、JESD204A这前两代标准的不足之处。

上一篇安装完相关程序后，这一篇就简单运行一个“Hello Vitis”的程序。本例硬件平台为ZYNQ平台，具体芯片为XC7Z035。ZYNQ 芯片分为 PL 和 PS， PS 端的 IO 分配相对是固定的，不能任意分配，而且不需要在 Vivado 软件里分配管脚，虽然本实验仅仅使用了 PS，但是还要建立一个 Vivado 工程，用来配置 PS 管脚

建立基于 zcu102 开发板的 Vivado 工程。建立 Block Design，添加 Zynq UltraScale+ MPSoc 的 IP。点击 Run Block Automation，自动配置 IP 模块。双击打开配置窗口查看 UART 0 和 UART 1 已按照 zcu102 开发板的硬件连接设置完成。

vitis虽然已经发布很长时间了，但是我就要尝鲜。。。首先是安装，本教程分两个主要的平台（WIN10和Ubuntu）给出安装教程和源文件。

ADC芯片会包含许多性能参数，而我们在选择ADC芯片时，其中有一项关键性的参数值得关注，即数字化的数据输出接口类型(the type of digital data output)。目前在高速ADC芯片中，使用最广泛的数据输出接口类型有3种

本篇文章来测试Tutorials中的第2个例子：Mixing C++ and RTL Kernels。该例子中进行了两个步骤的实验，分别是sw_emu和hw_emu，我这变还是会继续在硬件上直接测试。

<font color="#FF8000">作者：bt_</font>
原文链接： https://blog.csdn.net/botao_li/article/details/103901856
* 本文由作者授权转发，如需转载请联系作者本人

主要参考：ug1400

<strong>安装串口调试软件</strong>

在实时性要求较高的场合中，CPU软件执行的方式显然不能满足需求，这时需要硬件逻辑实现部分功能。要想使自定义IP核被CPU访问，就必须带有总线接口。ZYNQ采用AXI BUS实现PS和PL之间的数据交互。本文以PWM为例设计了自定义AXI总线IP，来演示如何灵活运用ARM+FPGA的架构

基于JESD204数字接口的数据转换器正在兴起，目前渐渐取代了部分基于LVDS接口的数据转换器，这种趋势就如同十几年前基于LVDS接口的数据转换器开始取代基于CMOS接口的数据转换器情形一样。

Vitis 被 Xilinx 称为 “统一软件平台”，从目前已了解的情况来看，嵌入式软件开发在 Vitis 上更为简单方便。从 ISE 到 Vivado，再到 Vitis 的升级趋势来看，Vitis 将是未来数年的开发主力。

在前面的文章中ZCU106 XRT环境搭建【Xilinx Vitis】，已经生成了用于在Vitis的相关环境。Xilinx在GitHub分享了一个Vitis的应用程序加速开发的教程：2019.2 Vitis™ Application Acceleration Development Flow Tutorials

2006年4月，JESD204标准的最原始版本诞生,该标准描述了数据转换器(ADC或DAC)和接收器(FPGA或者ASIC)之间的吉比特串行数据传输链路(link)。在这个原始标准中，一个或多个数据转换器与接收器之间的串行链路被定义为有且只有一条数据通道(lane)

在ZCU106 XRT环境搭建【Xilinx Vitis】中针对我本地的环境，以及ZCU106的需求，生成了最终使用的PetaLinux工程。PetaLinux工程的创建、编译都是使用脚本peta_build.sh 来完成的。这篇文章分析一下我本地的不同于ZCU102、ZCU104的区别。

Xlinx的ZYNQ系列SOC集成了APU、各种专用外设资源和传统的FPGA逻辑，为ARM+FPGA的应用提供助力，降低功耗和硬件设计难度的同时极大提高两者间传输的带宽。之前在研究生课题中使用过ZYNQ搭建环路系统对算法进行板级验证

在上一篇ZCU106 XRT环境搭建【Xilinx Vitis】中，我参考了XRT中其它平台（ZCU102，ZCU104）的Vivado TCL脚本，同时参考了官方的VCU相关工程，编写了ZCU106 XRT的脚本。在这篇文章中将对该工程进行一下分析。

最近在看Xilinx新出的工具Vitis，这个工具咋说呢，改了好多。。
之前的SDSoC，SDAccel统一被Vitis来实现
之前按的SDK直接被Vitis替代

本文精心筛选了最能展现 Python 语法之精妙的十个知识点，并附上详细的实例代码。如能在实战中融会贯通、灵活使用，必将使代码更为精炼、高效，同时也会极大提升代码B格，使之看上去更老练，读起来更优雅。

IO管脚约束是FPGA设计上板验证的必需环节，它们会对布局布线和时序造成影响。有三种方式来进行管脚约束，一种是通过VIvado管脚约束界面，一种是通过命令行，还有一种可以导入CSV文件

基于闪存技术的Xilinx CPLD具有较低的逻辑密度，功耗也比较低。为了提高逻辑密度、集成更多功能，PLD厂商的每一代器件都会采用当前最新的工艺技术。不同的功能需求以及集成工艺，使得PLD的供电电压有所不同。

在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）