博客
首先通过上面的简单分析，我们应该很清楚一件事：TCP协议很复杂，光握手过程就需要“三次握手、四次挥手”的复杂过程，不是特别适合FPGA的纯逻辑实现，因为用FPGA实现以太网通信的主要目的就是进行低延时的传输数据，而一旦设计规模达到一定量级，FPGA实现通信的优势便不复存在，转而体现出“性价比”低的劣势
锐化即在图像上增强显示图像内容的边缘成分。根据边缘成分的计算方法，常用的方法有高斯滤波锐化和拉普拉斯滤波锐化。高斯滤波锐化将原始图像 x 减去高斯滤波（相当于低通滤波）后得到的平滑图像 gaussian(x)
FPGA 传输的数据为单沿数据，而 PHY 传输的数据为双沿数据，所以FPGA 发送心跳包的最后需要使用 ODDR 原语将单沿数据转换为双沿数据。通常情况下 FPGA 处理数据使用的时钟为晶振产生的时钟（FPGA 时钟），而 FPGA 传输来的数据经过ODDR 原语后转换为双沿的数据都是和 PHY 的时钟同步
本篇的内容基于jesd204b接口的ADC和FPGA的硬件板卡，通过调用jesd204b ip核来一步步在FPGA内部实现高速ADC数据采集，jesd204b协议和xilinx 的jesd204 IP核相关基本知识已在前面多篇文章中详细介绍，这里不再叙述~
心跳包就是在客户端和服务器间定时通知对方自己状态的一个自己定义的命令字，按照一定的时间间隔发送，类似于心跳，所以叫做心跳包。心跳包在GPRS通信和CDMA通信的应用方面使用非常广泛。数据网关会定时清理没有数据的路由，心跳包通常设定在30-40秒之间。所谓的心跳包就是客户端定时发送简单的信息给服务器端告诉它我还在而已
直方图均衡算法通过将各颜色通道的像素点数值间距拉大，实现在当前颜色通道内像素点数值的大幅差异，增强视觉效果。除此以外，在图像传感器输入的像素值位宽与实际用于显示的像素值位宽不一致的情况下，直方图均衡算法也常用于像素点位宽的转换
中值滤波是一种算法简单，效果较好的“高性价比”去噪算法。算法原理是使用图像内二维滑窗的中值（全部像素点数值排序位于中间位置的数值为中值）代替当前像素点值。如下图的 3×3滑窗内，处于滑窗中心的当前像素点值为 8，滑窗内全部 9 个像素点的中值为 5
很多工程师都会选择多个jobs进行编译，以为这样会更快一些，而且这个jobs的数量跟本地CPU的线程数是一致的，这就更加让工程师们认为这个选项就是多线程编译了。但对Vivado更加熟悉的工程师，肯定会知道，Vivado中的多线程是通过tcl脚本去设置的，而且目前最大可使用的线程数是8个，那这个jobs跟多线程有什么关系呢？
前面我们实现了FPGA板卡接收以太网的数据，但是里面的数据比较乱，而且可能出现无效帧，即便是有效帧，也不是所有数据都是我们要的，必须对数据进行筛选。本篇博客详细记录一下以太网数据的校验和筛选。
电脑上位机将一幅 1024*768 图片通过双绞线（网线），发送给板卡网口（RJ45接口），RJ45接口将数据传输给网卡(PHY芯片)，PHY 芯片将差分信号转换成双沿数据，IDDR将双沿数据转换成单沿数据传输给 FPGA
一直想移植高版本的ubuntu系统，但都是文本终端的，安装桌面操作总是出问题，没办法折腾一顿只能回来安装网上常用的12版本的。
如上一篇最后提到的，最初接触PetaLinux也不懂，只能去尝试去找资料。我是通过用ZCU102的一个BSP去生成工程时，读到了其中的README，找到了如何去配置相应的开发板，只介绍Ultra96的相关配置问题。
经常听人说，Verilog或VHDL与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述，调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况，值得一看。
在开发板上移植Linux系统，才能完整的实现嵌入式软硬件协同。之前对Linux开发没怎么接触过，只会点简单的操作。但对于移植Linux基本够了。PetaLinux的学习跟操作主要是依照手册ug1144和ug1157。
Vitis AI开发环境由Vitis AI开发套件组成，用于在Xilinx硬件平台（包括边缘设备和Alveo加速卡）上进行AI推理。 它由优化的IP内核，工具，库，模型和示例设计组成
