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AXI_lite代码简解-查看源码

由 judy 提交于

作者：碎碎思，<span id="profileBt"><a href="https://mp.weixin.qq.com/s?__biz=Mzg4ODA5NzM1Nw==&mid=2247487789&idx=1&…; OpenFPGA微信公众号</a></span>

<strong>查看源码</strong>

1、要看到AXI-Lite的源码，我们先要自定义一个AXI-Lite的IP，新建工程之后，选择，菜单栏->Tools->Creat and Package IP：
<center><img src="http://xilinx.eetrend.com/files/2020-10/%E5%8D%9A%E5%AE%A2/100054806-10…; alt=""></center>
<p align="center"><strong>图4‑43 Creat and Package IP</strong></p>

2、选择NEXT
<center><img src="http://xilinx.eetrend.com/files/2020-10/%E5%8D%9A%E5%AE%A2/100054806-10…; alt=""></center>
<p align="center"><strong>图4‑44 选择NEXT</strong></p>

3、选择Create AXI4 Peripheral，然后Next：
<center><img src="http://xilinx.eetrend.com/files/2020-10/%E5%8D%9A%E5%AE%A2/100054806-10…; alt=""></center>
<p align="center"><strong>图4‑45 选择Create AXI4 Peripheral，然后Next</strong></p>

4、给模块命名，保存，然后Next

5、注意这里接口类型选择Lite，选择Next：
<center><img src="http://xilinx.eetrend.com/files/2020-10/%E5%8D%9A%E5%AE%A2/100054806-10…; alt=""></center>
<p align="center"><strong>图4‑46接口类型选择Lite，选择Next</strong></p>

6、选择Edit IP，点击Finish：
<center><img src="http://xilinx.eetrend.com/files/2020-10/%E5%8D%9A%E5%AE%A2/100054806-10…; alt=""></center>
<p align="center"><strong>图4‑47 选择Edit IP，点击Finish</strong></p>

7、此后， Vivado会新建一个工程，专门编辑该IP，通过该工程，我们就可以看到Vivado为我们生成的AXI-Lite的操作源码：
<center><img src="http://xilinx.eetrend.com/files/2020-10/%E5%8D%9A%E5%AE%A2/100054806-10…; alt=""></center>
<p align="center"><strong>图4‑48 AXI-Lite的操作源码</strong></p>