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IC Coder如何让AI智能体进FPGA研发主流程？
分享嘉宾：蔡杰涛 · 主持人：张国斌
图1｜“芯英雄联盟”第102期直播活动海报。
8月11日晚，IC Coder创始人、鹏野嘉途CEO蔡杰涛受邀做客电子创新网“芯英雄联盟”直播间，与电子创新网创始人兼CEO张国斌围绕“AI智能体加速FPGA开发”展开交流。
从传统FPGA研发流程中的现实挑战，到公开产业实践呈现的芯片AI Agent技术路线；从IC Coder的专用模型与Agent架构，到需求理解、RTL开发、仿真验证、自主Debug和工程交付；本次直播结合两个真实FPGA工程，对AI智能体进入研发主流程所需要的关键能力进行了系统梳理。
如果暂时没有时间观看完整视频，也可以通过本文快速了解本场分享的技术主线、产品能力和案例结果。
图3｜直播沿着行业问题、技术架构、产品能力、工程案例与使用方案五步展开。
01 为什么FPGA研发需要工程级AI智能体
一个完整的FPGA项目，通常需要经历需求与资料理解、规格与架构规划、RTL与IP集成、TestBench与仿真、约束与EDA工程、综合与布局布线、时序收敛与Bitstream，以及上板验证与工程交付等阶段。
图4｜传统FPGA研发覆盖多个相互依赖的工程环节。
这些阶段之间存在紧密的工程依赖。接口定义会影响模块划分与验证策略；芯片和板卡会影响引脚、时钟、复位与约束；RTL修改会传导到TestBench、参考模型和回归测试；编译器、仿真器、综合工具和时序报告产生的结果，又会成为下一轮开发决策的依据。
五类问题持续拉长研发与交付周期
需求持续变化。 自然语言需求、客户文档、表格、图片和既有代码分散在不同载体中；接口、时序、边界与异常条件一旦定义不完整，后续开发容易反复。
器件、板卡、IP与约束高度耦合。 同一份RTL放到不同器件、板卡和工具版本中，可能产生不同问题，工程师需要同时处理硬件事实、工具行为和设计逻辑。
验证工作占据大量研发精力。 TestBench、Driver、Monitor、Scoreboard、参考模型、测试序列和回归环境必须与设计同步维护。
工具与板级环境存在适配成本。 编译器、仿真器、综合实现工具、Tcl脚本、约束文件和板卡环境共同组成真实工作现场。
工程经验难以规模化复用。 项目规范、调试方法、检查规则和交付流程需要从个人经验沉淀为可执行、可复用的工程能力。
通用大模型可以帮助工程师查询概念、解释代码和生成局部模块。完整FPGA工程还需要处理长上下文、多轮任务、真实工具反馈、工程状态保持以及验收证据。AI要进入研发主流程，必须具备理解工程、规划任务、调用工具、读取结果、定位问题、实施修改并重新验证的连续能力。
从公开产业实践看芯片AI Agent的共同结构
图5｜直播基于Cadence、ChipAgents及NVIDIA等公开资料归纳的芯片AI Agent共同结构；相关资料来源可在直播回放中查看。
本次直播参考Cadence ChipStack、ChipAgents Renoir和NVIDIA ACE-RTL等公开实践，将芯片AI Agent的能力方向归纳为五项：面向芯片研发的领域能力、统一工程上下文、长程任务编排、专业工具调用，以及基于工具反馈的持续改进。上述归纳用于说明公开技术路线的共同特征，并不等同于行业统一标准。
02 IC Coder的技术底座：FPGA专用模型 × 专业Agent × 原生Harness
IC Coder是面向FPGA设计与验证的AI原生研发基础设施。其核心技术体系由FPGA专用模型、面向研发全流程的专业Agent、FPGA原生Agent Harness、EDA工具协同和工程验收机制共同构成。
图6｜IC Coder总体架构：工程输入、FPGA专用模型、原生Harness、EDA交互与工程输出。
在一项真实任务中，IC Coder可以接收自然语言、规格文档、表格、图片、代码、约束、日志与波形等多种资料。FPGA专用模型负责理解专业语义、分析工程约束、判断技术方案和诊断问题；FPGA原生Harness负责组织上下文、规划任务、调用工具、保存状态并验证结果。
FPGA专用模型：理解硬件语义与工程约束
IC Coder的FPGA专用模型围绕Verilog/SystemVerilog、状态机、接口协议、时钟与复位、跨时钟域、时序约束、验证语言和EDA日志等内容进行领域增强。模型在生成代码时，需要同时考虑硬件语义、接口契约、工程约束和验证反馈；在分析问题时，还要判断错误发生在DUT、TestBench、器件模型、约束、工具配置还是验证方法中。
图7｜模型负责专业理解与判断，Harness负责组织上下文、任务、工具与验证。
专业Agent：围绕FPGA研发目标持续推进
IC Coder的专业Agent面向FPGA开发全流程组织任务，可以根据工程目标拆解步骤、确定依赖、选择能力与工具，并根据每一次执行结果决定下一步动作。当编译、仿真或验证结果未达到预期时，Agent会结合当前工程上下文重新分析和规划，继续推进后续任务。
FPGA原生Agent Harness：连接模型、工程与EDA工具
图8｜FPGA原生Agent Harness的上下文、任务编排、工具接入、恢复与质量控制体系。
FPGA原生Agent Harness针对FPGA相关的长程任务和工具调用建立执行体系，负责管理需求、代码、约束、日志与波形，维护任务计划和当前状态，调用编译器、仿真器、综合工具及客户已有脚本，并在失败后恢复执行。工程师可以在关键节点检查、确认或接管任务，形成清晰的人机协作边界。
图9｜从需求与规格到回归、报告与交付的IC Coder工程闭环。
让真实EDA工具结果成为下一轮判断依据
图10｜通过CLI、Tcl、脚本、API或MCP连接编译、仿真、综合、实现与Bitstream流程。
IC Coder通过CLI、Tcl、脚本、API或MCP等方式操作客户环境中的真实工具，记录工具版本、参数、返回码、日志和产物；再根据实际结果解析错误、选择最小修改并重新执行。工具事实由此进入下一轮工程判断。
从生成结果走向工程验收
图11｜IC Coder当前产品内部使用的分层工程验收框架。
为了让研发结果具备一致的质量依据，IC Coder建立了分层工程验收机制。当前产品以M0—M3成熟度分层、六类质量要求和114条原子化检查规则作为内部工程验收基线，用于检查不同阶段的设计、验证和交付资产，并帮助Agent判断任务是否满足继续推进或阶段收口的条件。
M0—M3、六类质量要求和114条规则属于IC Coder当前产品的内部验收体系，用于产品执行和工程质量管理，不作为行业统一标准对外延伸。
03 从需求到交付：IC Coder如何推进完整FPGA工程
图12｜IC Coder覆盖从工程理解、设计验证到交付与部署的产品能力全景。
本次直播通过产品能力全景，展示了IC Coder从需求理解到工程交付的完整链路。各项能力围绕同一工程上下文持续协同，形成“理解—规划—开发—验证—修复—交付”的闭环。
1 多源资料进入统一工程上下文
研发任务可能来自一句需求、一份Word或PDF规格书、一张系统框图、一组表格或现有RTL工程，也可能同时包含板卡资料、约束、日志和波形。IC Coder联合读取这些输入，区分事实、假设、冲突与缺口，并提取接口、参数、时序、数据通路和验收条件。
2 把需求转化为可检查的工程规格
图13｜进入代码前，先把原始需求整理为可检查的接口、时序、边界与验收条件。
进入代码实现前，IC Coder会整理目标、接口、时钟复位、功能边界、异常处理和验收条件，形成可以检查和追踪的工程规格，减少自然语言歧义，并为架构规划、RTL实现和验证提供共同依据。
3 先规划架构、任务与验证路径
系统架构决定模块职责、接口契约、数据通路、时钟域和资源组织方式。IC Coder会根据需求规划模块边界、任务顺序、依赖关系和验证计划，并在工程师确认后进入具体开发。
4 维护多模块与存量工程的一致性
FPGA项目经常包含多个RTL模块、顶层集成、接口适配和既有工程增量修改。IC Coder在修改代码时，会结合上下游接口、例化关系和验证资产评估影响范围，维护单模块、多模块、顶层集成及存量工程之间的一致关系。
5 DUT与验证资产同步构建
IC Coder可以围绕设计同步建立TestBench、行为模型、Driver、Monitor、Scoreboard、参考模型、测试序列与回归场景，覆盖正常流程、边界条件、异常场景、接口协议和回归测试，让验证与RTL开发同步推进。
6 真实工具结果进入下一轮工程判断
图14｜命令、返回码、日志与VCD波形共同构成Agent继续判断的工程事实。
IC Coder通过终端、脚本或工具接口调用客户本机已经安装的编译器和仿真器，并读取工具实际输出。错误码、编译日志、仿真日志和VCD波形会进入下一轮分析，Agent据此判断问题位置、影响范围和修复策略。
7 自主完成定位、归因、修复与回归
面对编译或仿真错误，IC Coder沿着“复现问题 → 找到首个异常 → 对齐代码、日志与波形 → 判断根因 → 实施最小修改 → 定向复验 → 影响范围回归”的路径推进，并区分DUT、TestBench、器件模型和工具配置等不同问题来源。
8 形成可验收、可复现的工程交付物
图15｜代码、验证、约束、日志、波形、文档与复现入口共同组成工程交付包。
RTL、TestBench、行为模型和参考模型；
约束文件、工程脚本、编译仿真及回归记录；
日志、波形、验证结果及已闭合/未闭合项；
架构说明、接口说明、复现方法与交付文档。
这些工程资产为后续审查、复验、增量开发和项目验收提供了清晰入口。
图16｜从工程输入到质量验收与交付的端到端流程。
04 真实工程案例一：复杂AXI DMA工程
为了验证IC Coder在多模块、长程任务和系统级回归中的工程推进能力，本次直播展示了一项四通道双向AXI4 SG DMA与Stream桥接工程。项目涉及接口协议、数据通路、缓存、跨时钟域、复位、寄存器配置和系统级验证。
图17｜AXI DMA工程从需求理解、架构规划和验证策略开始推进。
在需求理解与架构规划阶段，IC Coder首先建立接口契约、CDC与复位策略、缓存组织、寄存器映射、资源估算和分层验证计划，再按照依赖顺序推进RTL与验证资产。直播展示的阶段中间状态为22个模块、5293行RTL；该组数据反映项目执行中的阶段规模，并非最终统计。
图18｜IC Coder关联编译状态、RTL与TestBench、波形和任务上下文持续完成Debug与回归。
后续开发中，IC Coder持续推进RTL、验证环境、工具执行、日志分析、波形定位和回归测试。发现问题后，系统沿着“复现—定位—修改—复验—回归”处理，并保存相应工程资产。
图19｜AXI DMA工程最终模块、代码与系统级回归结果。
上述结果来自本次指定工程环境和系统仿真条件，说明IC Coder能够在万行级、多模块FPGA项目中持续维护工程上下文，协同推进设计、验证和问题修复，并形成可复核的工程结果。该结果不外推为所有项目的固定表现，也不替代目标硬件上的综合实现、时序收敛与上板验收。
05 真实商用案例二：六片AD7699多速率采集与RS422发送系统
图20｜六片AD7699多速率采集与发送链路案例总览。
第二个案例来自六片AD7699多速率数据采集与RS422帧发送系统。工程需要协调六片ADC、多组SPI控制、多种采样速率、数据缓存、CRC校验、帧协议和UART/RS422发送链路，同时处理时钟、复位、位宽、握手与缓存状态。
IC Coder围绕客户需求完成工程规划、RTL与验证环境开发，形成11个核心RTL模块、11套TestBench、器件行为模型、多速率采集与调度逻辑、UART/RS422发送逻辑，以及约束、脚本、文档、日志和VCD波形。
一次由验证证据驱动的真实Debug
图21｜SPI首位采样异常的定位过程：重放首个失配、对齐边沿、确认驱动时刻并修正验证侧模型。
仿真过程中，系统发现SPI首位数据存在异常。IC Coder通过重放首个失配、对齐SCK和SDO边沿、检查首位数据驱动时刻，最终定位到SDO预装载与采样沿之间的竞争关系。进一步分析确认，本轮问题位于TestBench与器件行为模型，DUT RTL逻辑无需修改。IC Coder据此修正验证侧模型，重新执行定向测试与影响范围回归。
图22｜VCD波形将多速率采集、缓存与UART发送放在同一时间轴上复核。
图23｜AD7699案例在指定系统仿真环境中的回归结果与交付资产。
上述数据对应本次指定的系统仿真环境。正式产品交付仍需结合目标硬件完成综合、实现、时序收敛、板级信号完整性检查和实机联调。这个案例集中体现了IC Coder在真实工程中的持续执行能力：从需求和架构进入RTL与TestBench开发，调用真实工具，发现问题，结合日志与VCD定位根因，实施针对性修复并重新验证，最终形成可复现、可审查的工程交付物。
06 个人、企业与高校如何使用IC Coder
目前，IC Coder面向个人开发者、企业研发团队和高校提供不同的使用方式。个人版适合直接在VS Code中开展研发任务；企业版面向受控PoC、工具链适配和内网私有化部署；高校方案面向课程、实验室与科研平台建设。
个人开发者：在VS Code中直接使用
个人开发者可以在VS Code扩展市场搜索“IC Coder”，安装IC Coder官方插件，完成注册登录后开始使用。四档个人订阅方案均可使用核心能力，主要区别为每月Credits额度与适用强度。
图24｜IC Coder个人订阅版的四档参考方案；价格和权益以官网实时页面为准。
Plus：99元/月，1000 Credits/月，适合轻量学习与小型任务；
Plus+：299元/月，3000 Credits/月，适合中频使用与阶段性开发；
Pro：599元/月，6000 Credits/月，适合持续开发、调试与验证；
Ultra：999元/月，10000 Credits/月，适合复杂工程与密集研发任务。
如希望使用或者采购该工具产品，请扫码填写需求信息
企业研发团队：内网私有化部署
图25｜企业内网私有化方案：在客户安全域内连接模型、Harness、知识规则与本地EDA工具链。
对于重视代码、IP、需求文档和研发数据治理的企业，IC Coder支持企业内网私有化部署。企业可以结合现有GPU算力，或采用软硬件一体化交付，将FPGA专用模型、Agent Harness、企业知识与规则库以及工具链部署在自身安全域内。具体的数据边界、角色权限、审计、EDA License与服务范围，以实际部署方案和合同约定为准。
企业方案可围绕环境评估、平台部署、工具链适配、真实任务验证、培训与验收展开。试用、PoC周期与采购方式以双方当前商务沟通为准。
高校：课程、科研与综合工程实践
高校可以围绕数字电路基础、Verilog/SystemVerilog、接口与协议、验证方法、EDA工具、板卡实践和AI辅助工程建设课程路径，将概念学习、实验训练和综合项目连接起来。直播中介绍的软硬件数量属于标准参考配置，可根据实验室规模、课程人数和科研任务调整。
对于开展AI for EDA、AI for FPGA、智能芯片设计和工程智能体研究的团队，IC Coder可以作为模型、Agent、工具协同和工程评测的平台基础。
07 AI进入FPGA研发主流程，工程能力是关键
从本次直播展示的公开产业趋势、技术架构、产品能力和工程案例可以看到，AI正在逐步进入FPGA研发的核心环节。需求、代码、验证、工具和交付被纳入统一工程上下文后，模型能够基于真实结果持续推进任务；编译日志、仿真结果和VCD波形进入分析闭环后，问题定位与修改具备更清晰的验证依据；工程验收体系和交付规范建立后，AI产出的价值可以通过完整资产进行复核。
未来，IC Coder将继续推进FPGA专用模型、专业Agent、原生Harness、EDA工具协同和工程验收能力，服务更多个人开发者、企业研发团队与高校实验室。
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