1.概述
在之前的章节中讲述了ddr4的写模块和读模块接口信号和模块功能及时序分析，接下来继续沿着思路向下讲解，在之前的章节中给出了测试模块，和interconnect RTL IP核和DDR4 IP核的例化模版，也给出了ddr4的读写模块讲解。在本章节我们来把上述模块和IP使用信号连接，组成一个测试工程。
2.工程模块框架
在之前章节中，我们已经给出了测试模块（chnl_test）、ddr4写模块（ddr4_axi_wr_ctrl）、ddr4读模块（ddr4_axi_rd_ctrl）的接口信号，因为要创建4个通道的读写功能，所以需要将ddr4的读写模块例化4组，将每一组的接口信号连接到对应测试模块和对应的interconnect的axi4从端口。
3.Interconnect RTL IP例化接口信号
可以看到interconnect的从接口配置了4组，分别对应4个通道，主接口配置了1组，连接到ddr4。
因为interconnect中4个axi4的从接口是相同功能，只需要将接口信号加上后缀，分别对应四个通道，与ddr4读写控制模块连接。ddr4读写控制模块来发起读写指令，那么4组ddr4读写模块就可以控制4组axi4的通道来发起读写请求。
4.Ddr4读写模块例化
因为篇幅原因，这里提供通道0的读写控制模块的例化。另外3个通道的读写控制模块只需要将接口信号与interconnect和测试模块对应即可。
5.通道0测试模块例化
例化说明：chnl_test_0为通道0的测试模块，本模块的复位信号由interconnect提供。
6. ddr4 IP例化
例化说明：Ddr4 IP的时钟在配置时选择的差分时钟，接口信号连接到interconnect的主接口。
在本章节将之前讲过的功能模块与IP互连，从而实现使用四个测试通道来控制一个ddr4内存的读写，使用interconnect实现ddr4的多通道读写功能。
文章来源：威视锐科技
