今日，复旦微电子集团正式发布 GREVO——面向可编程逻辑芯片的端到端全流程自然语言需求驱动开发智能体。
GREVO=GeneRate+EVOlve，GR代表生成，EVO代表进化。GREVO 不只是一款代码生成 AI 工具：它以自然语言需求为输入，聚焦真实工程落地目标，打通原厂技术积淀、用户工程资产、研发工具链以及 FAE 技术服务支撑，将复杂开发任务输出为可复核、可验证、可持续迭代接续的工程成果。
GREVO 是什么
GREVO 的诞生，建立在复旦微电子集团推动 FPGA 开发范式升级的初心之上：从传统 RTL 开发，越过软件定义开发的中间层，迈入智能体时代的自然语言开发新模式，大幅降低 FPGA 开发门槛，助力 FPGA 技术走向千行百业。
其中的“跨越”，绝非省略工程验证环节，而是减少需求在不同抽象层级间反复转译带来的内耗；时序收敛、硬件调试、系统约束与验证标准等核心工程环节，全部保留、严格执行。
我们深知，FPGA 项目的价值最终要落到满足需求的设计、经得起复核的结果，以及能够持续迭代的工程资产；算法、器件、工具与系统之间的衔接，决定了这些目标能否高效达成。
基于这一判断，GREVO 将原厂专业、用户积累、研发工具与专家支持组织为一套工程服务体系。工程师提出目标，GREVO 结合授权资料与现有工程形成任务路径，调用已接入的研发工具，并将日志、报告与产物纳入分析闭环。
其核心工作原则明确：
Agent 做执行，人做重要决策。
目标、约束与验收标准由工程师定义；GREVO 在质量门、检查点等工程纪律约束下组织执行与迭代。它不把工程责任交给 AI，而是把重复理解、工具衔接、记录整理和过程推进交给智能体。
它如何运作：从一句需求到工程资产
1、自然语言需求输入，先理解工程上下文
用户可以从一句真实需求开始，例如：
“实现一个用于传感器数据去噪的一维卡尔曼滤波器，完成从 MATLAB 浮点建模、定点化验证到RTL 实现的完整流程。输入输出为 16 位有符号定点数，处理时钟 200MHz，吞吐率200M符号/s。”
结合需求、代码、文档与历史记录理解当前任务，减少反复解释项目背景。它支持从算法落地、存量工程修改、验证定位、系统联调等真实问题切入，不要求先上传完整工程。
2、六个环节，围绕同一目标持续推进
需求与架构
明确目标、接口、约束与验收要点
算法与设计
把精度、吞吐、资源和带宽放在一起取舍
IP 集成与实现
组织代码、IP、约束与工程修改
验证与回归
让日志、波形、修改和复验形成证据链
器件与系统联调
联合芯片、工具链与真实现场分析问题
工程资产沉淀
让一次项目的经验，进入下一次研发起点
每一步都有目标、产物与检查点。方案、配置、决策与运行记录随项目留存，让资料可复核、进度可检查、工作可交接。
3. 三类资产，让用户积累真正被激活
很多团队并不缺代码和文档，缺的是把积累变成可调用、可复用、可演进的工程资产。GREVO 围绕三类资产建设：
代码/IP 资产：存量代码结构化分析，梳理模块职责、层级、接口、参数与依赖；成熟模块可作为 IP 便捷复用，也可按需求修改功能，并把原有行为与新增功能一并纳入验证回归。
知识资产：精炼知识库围绕器件、模块、设计主题与工程问题组织资料，提炼可复用结论，保留来源与适用边界，让分散文档变成易查询、有体系、可积累的团队知识。
技能资产：通过用户技能插件入口，接入团队已有脚本、验证与回归流程、设计与调优方法，明确输入、执行步骤、产物要求与检查判据，让团队经验成为可调用、可组合的研发技能。
代码提供实现基础，知识提供判断依据，技能组织具体行动。三者相互关联，项目结果继续回流，形成完整工程数据资产。
4. 严肃工程纪律，让智能体不“自由发挥”
GREVO 强调流程控制、阶段检查点和过程资料落盘。需求、方案、代码、配置、日志、报告、决策与待办事项随项目组织；阶段切换时核对依据、完成状态与待办；验证与回归有记录、有判据、可复验。
这背后的逻辑是：模型可以参与理解、组织与分析，但工程结果必须经得起检查。 GREVO 用工程纪律约束执行过程，用原厂经验参与质量把控，让智能体进入的是可评审的工程流程，而不是不可解释的黑箱。
5. 原厂专业与 FAE，把判断带到现场
GREVO 源自 FPGA 原厂长期积累，理解问题不只看代码表面：
芯片层：深耕芯片底层结构，吃透器件架构、片上资源特性与使用条件
工具层：通晓整套工具链底层运行机制、时序约束逻辑与实现反馈链路，掌握丰富的工具用法，认知维度完整、使用颗粒度精细，沉淀成体系化的设计方法学
系统层：软硬件协同、板级条件与联调
同时，复旦微电子集团位于北京、上海、南京、西安、杭州、成都等多地 FAE 可提供远程协作、专项支持与驻场协同，把专业判断带入客户真实环境。
案例解析：
工程师日常开发中的三类真实问题
案例一：成熟代码如何传承、复用与演进？
场景：设计一个多相数字下变频功能模块，AD采样率是2400Msps采样率，信号中心频率1800MHz，最大带宽1000MHz，首先完成数字混频至基带，然后通过FIR滤波抽取，支持三级抽取，每级抽取率支持1~8倍。先完成matlab建模，再实现RTL，时钟主频300MHz。
工程界面截图：阶段流程、评审检查与交付记录
传统痛点：模块、接口与依赖缺少结构化说明，文档和经验分散，复用条件不清；改动范围与验证重点难以判断。
GREVO的方案：不推倒重构，而是赋能既有设计资产具备可理解、可复用、可迭代演进的能力，将客户已沉淀的设计、文档与工程经验转化为持续可用的研发底座。
案例二：验证定位如何形成可追溯的证据链？
场景：结合日志和波形定位问题，并给出复验建议。
工程界面截图： debug波形关联查看
传统痛点：日志、波形、配置与系统现象彼此割裂，排查依赖个人经验，修改与复验难以对应。
GREVO的方案：让问题定位从“数据不对”的笼统现象，走向可追溯的工程证据链。每一步有目标、有产物、有检查点；修改与复验对应，回归有据可查。这也是 GREVO 严肃工程纪律的直接体现。
案例三：系统联调与智能调试，如何把复杂性变成可分析的问题？
场景：高速链路出现异常，涉及时钟、复位、收发器配置、板级条件与系统负载。
工程界面截图：高速链路眼图与扫描结果可视化
传统痛点：单独观察某一项指标，难以代表整个链路工作状态；现象、配置与系统环境需要共同分析。
GREVO的方案：多维链路感知+跨维度综合研判+闭环工程处置，从孤立现象进入系统分析，为工程师和现场团队建立共同讨论依据。
GREVO 的五大优势
1. 原厂理解，是别人难以替代的深度
同样的时序违例，可能关联架构选择，也可能关联约束或器件使用条件。GREVO 的原厂视角能够把局部现象放回完整工程：从实现结果追溯设计假设，从工程配置核对器件条件，再围绕客户系统寻找推进路径。
芯片层、工具层、系统层的长期积累，加上复旦微电近30年服务上千家客户设计落地的经验，让 GREVO 不只知道“怎么生成”，更知道“为什么这样设计、哪里可能出问题、结果如何验证”。
2. 用户积累被激活，而不是沉睡
存量代码结构化分析让代码可复用、可修改；精炼知识库让文档可查询、有体系；技能插件让团队方法可调用、可执行。项目之前有积累，项目之中有应用，项目之后有留存，再进入下一次研发。
3. 工程纪律，让智能体可信可用
GREVO 把流程控制、检查点、评审、落盘和回归记录做成工程过程的一部分。Agent 做执行，人做重要决策；质量门内推进，过程可复核，结果可验证。
4. 降低门槛，不降低工程标准
从 RTL 开发，迈向智能体时代的自然语言开发。编码与重复实现降低，资料查找与知识断点降低；但时序与物理约束保留，验证与上板结果保留。让更多行业更容易使用 FPGA，也让专业团队把精力回到设计判断。
5. 两种模式，服务不同研发基础
私有化部署：本地推理机或小型服务器，可复用既有算力，围绕环境适配、知识接入、场景调优与验收交接实施；适合重视工程环境、数据边界和部署节奏的团队。
公有云服务：低门槛体验、学习、创作与分享；公有云平台与广大开发者共建 C 端开发生态，服务 B 端订阅。
结语
GREVO 要做的，并不是让AI取代开发工程师，而是把原厂专业、用户积累与工程纪律组织成团队可持续使用的研发能力。让工程师从重复理解、工具衔接和过程整理中释放出来，把精力回到设计判断、关键取舍与结果验收上。这是 GREVO 的产品边界，也是我们理解智能体进入工程现场的方式。
我们相信，智能体时代的 FPGA 开发，不是单点工具的升级，而是工程方式的演进：从 RTL 开发，跳过软件定义开发，直达智能体时代自然语言开发；降低开发门槛，但不降低工程标准。时序、约束、验证与上板结果仍然严肃，过程仍然可复核，经验仍然要沉淀为团队资产。
围绕这一目标，GREVO 将持续建设开放、协同的工程生态：以私有化部署服务重视工程环境与数据边界的团队，以公有云平台与广大开发者共建 C 端开发生态、服务 B 端订阅；以多地 FAE 支持把专业判断带到项目现场；公司即将计划启动高校计划，探索智能体开发赋能 FPAI 异构智算芯片的更多场景，围绕课程学习、开发实践、竞赛训练、创新项目，为智能体时代的应用创新与人才培养保驾护航。
文章来源：复旦微电
