作者：赵瑜斌，文章来源：IC后摩号
三维集成（3DIC）技术是克服互连缩放瓶颈的极具前景的解决方案。其技术本身充分利用了3D技术所提供的低延迟、高带宽和异质集成能力，为利用CMOS技术持续提升性能提供了诸多机遇。我们一起来了解其发展来的基本构成与特点。
1. 何为3DIC技术？
3D集成技术主要有3D单片和3D堆叠两种。
3D单片（3D Monolithic）涉及顺序器件工艺。在制造后端互连之前，在同一晶圆上重复进行前端工艺，以形成多个有源器件层。
3D堆叠（3D Stacking）方法，可进一步分为晶圆对晶圆（W2W）、芯片对晶圆（D2W）或芯片对芯片（D2D）堆叠方式。该方法采用传统制造工艺分别处理每一层，然后通过键合技术将多层组装成三维集成电路（3DIC）。
由于3D堆叠方法不需要改变传统制造流程，与单片式方法相比更具实用性，并成为近期3D集成主流和主攻方法与路线。
近年来，已经探索的多种3D堆叠技术，包括引线键合、微凸点、非接触式（电容式或电感式）以及基于硅通孔（TSV）的垂直互连。
在所有这些集成方法中，基于TSV的3D集成具有实现最高垂直互连密度的潜力，是所有垂直互连技术中最具前景的一种。
3D堆叠可通过以下两种主要技术之一实现：
- 面对面（F2F）键合。将两片晶圆（芯片）堆叠，使二者的顶层金属层互连。需要注意的是，面对面晶圆键合中的芯片间互连无需穿过厚埋氧硅层，可以作为微凸点制造。与C4 I/O焊盘的连接则通过TSV实现；
- 面对背（F2B）键合：多个器件层堆叠在一起，一个芯片的顶层金属层与另一个芯片的衬底键合，垂直互连（称为硅通孔（TSV））直接穿过衬底。F2B键合方式中，TSV既用于层间连接，也用于I/O连接。
F2F与F2B 3D键合示意图
所有基于TSV的3D堆叠方法都包含以下三个共同工艺步骤：
① TSV形成 → ② 晶圆减薄 → ③ 晶圆对准或芯片键合，包括晶圆对晶圆（W2W）键合或芯片对晶圆（D2W）键合。
晶圆减薄用于减小TSV的影响：晶圆越薄，在相同深宽比约束下，TSV的尺寸越小（且越短）。晶圆厚度可在10μm 至100μm 范围内，TSV尺寸则在0.2μm 至10μm 之间。
2. 关键技术界限：3D划分颗粒度
3D IC设计存在一个关键问题——3D划分应考虑何种逻辑粒度？设计人员可以在逻辑门级别进行细粒度划分，也可以在核心级别进行粗粒度划分。
例如，将处理器核心保留为2D设计，而将缓存堆叠在核心之上。采用何种划分策略在很大程度上受到底层3D工艺技术的影响。
在基于TSV的3D堆叠键合中，TSV的尺寸通常不会与特征尺寸同步缩放，因为键合过程中的对准公差限制了通孔的微缩。TSV的尺寸、长度、间距密度，以及键合方式（面对面或面对背键合、基于SOI的3D或基于体CMOS的3D）都会对3D IC设计产生显著影响。
例如，相对较大的TSV尺寸会阻碍将设计以非常细的粒度划分到多个器件层上，从而降低了实现真正3D组件设计的可能性。
另一方面，单片式（晶体管级）3D集成在垂直3D连接方面提供了更大的灵活性，因为垂直3D通孔有可能随着特征尺寸的缩小而按比例缩小（利用本地互连进行连接）。
这类技术的出现使得以非常细的粒度划分设计成为可能。
此外，面对面键合或基于SOI的3D集成可能具有比面对背键合或基于体CMOS的集成更小的通孔间距和更高的通孔密度。在采用适当的划分策略之前，必须深入研究3D工艺参数对微处理器设计的这种影响。
对于基于TSV的3D堆叠，划分策略由TSV间距和通孔直径决定。如前图所示，TSV通孔穿过衬底并带来面积开销，因此通孔直径越大，面积开销也越大。
| 层级 | 面积 (mm²) | 互连数量 | 互连数/mm² |
| 门级 | 4×10−6 | 1 | 2.5×105 |
| 宏单元 | 0.04 | 200 | 5000 |
| 单元 | 4 | 2000 | 500 |
| 核心 | 40 | 2000 | 50 |
不同划分粒度下的互连数量对比
数据/图片来源：Ruchir Puri, IBM
上表显示了不同划分粒度下的连接数量，图则显示了不同尺寸的3D通孔直径所对应的面积开销。它们表明，对于细粒度划分，存在大量互连，且当通孔直径相对较大时，细粒度划分的面积开销会非常高。
按此理论，对于大多数通孔直径通常大于1μm 的3D工艺技术而言，在单元级或核心级进行3D划分比在门级进行划分更为合理，后者会导致巨大的面积开销。
3. 3DIC技术优势
3D集成技术所能提供的四个基本的系统设计优势是：① 线长缩短、② 高存储带宽、③ 异质集成，以及 ④ 成本降低。
A. 线长缩短，延迟改善
设计人员一直依赖技术微缩来提升微处理器性能。尽管晶体管的尺寸和开关速度随着特征尺寸的持续缩小而受益，但全局互连线的延迟并未按相应比例改善。日益增长的互连延迟已成为性能提升的主要障碍之一。
三维集成电路（3D IC）是克服互连缩放障碍的颇具吸引力的选择，从而为利用CMOS技术持续提升性能提供了机会。与传统的二维芯片设计相比，3D芯片相对于传统二维（2D）设计的重要优势之一在于全局互连的减少。
三维架构可将布线长度减少为所用层数的平方根分之一。由3D集成带来的线长缩短可带来两个明显的好处：延迟改善和功耗降低。
- 延迟改善。 延迟改善得益于平均互连长度和关键路径长度的缩短。
早期对处理器组件进行细粒度3D划分表明，3D组件的延迟可以得到降低。例如，由于互连主导了缓存访问的延迟，而缓存访问延迟又决定了微处理器的关键路径，加之缓存中规则的结构和长导线使其成为3D设计的最佳候选之一，因此3D缓存设计是细粒度3D划分的早期设计实例之一。
字线划分和位线划分方法将缓存存储体划分为多个层，并减少了全局互连，从而实现更快的缓存访问时间。
3D算术组件设计也显示出延迟优势——由于线长缩短，3D算术单元设计可实现约6%−30% 的延迟降低。Intel Pentium-4处理器被折叠到两层3D实现中时，流水线修改带来了约 15% 的性能提升。
当然，这种对处理器组件进行细粒度3D设计（逻辑折叠）会增加设计复杂度，且延迟改善程度因划分策略和底层3D工艺技术而异。
例如，对于相同的Kogge-Stone加法器设计，基于逻辑级的划分表明延迟改善会随着3D层数的增加而减弱；而基于位片划分的策略则在位宽或层数增加时具有更好的可扩展性。
又如，基于位片划分的3D算术单元在使用基于体CMOS的180nm 3D工艺时，延迟改善约为 6%；而在使用基于SOI的180nm 3D工艺时，改善幅度可高达 20%，这是因为基于SOI的工艺相比体CMOS工艺拥有更小、更短的TSV（因而TSV延迟也小得多）。
- 功耗降低。 随着技术微缩，互连功耗在总功耗中所占比例越来越大。线长的缩短可直接转化为3D IC设计中的功耗节省。
在3D Intel Pentium-4实现中，由于长全局互连的减少，实现中的中继器和流水线寄存器的数量减少了 50%，且3D时钟网络的金属RC比2D设计降低了50%，从而获得了更优的时钟偏斜、抖动和更低的功耗。
这种对处理器的3D堆叠式重新设计，在温度升高14度的情况下，性能提升了15%，功耗降低了15%。在通过电压缩放将泄漏温度降至与基准2D设计相同水平后，其3D 处理器仍显示出8% 的性能提升。
B. 存储带宽改善：从缓存开始“折叠
大规模电路中有限的指令级并行性通过增加架构复杂度会削弱现代超标量微处理器的收益。这促使片上多处理器（CMP）作为复杂超标量架构的可行替代方案的出现。
在单芯片上集成多核或众核微架构，会进一步加剧本已严峻的存储带宽问题。为拥有大量片上核心的芯片提供足够的数据将成为性能可扩展性的主要挑战。
传统的片外存储器由于I/O引脚限制将无法满足需求，因此，三维集成已被视为微架构设计中重点解决多核和众核架构带宽不足的一种解决方案——以缓解互连危机和“存储墙”问题。
存储器堆叠在逻辑层之已成为3D技术在多处理器设计中的基本商业用途，支持多核/众核微处理器更高的存储带宽。
早期探索高带宽存储时，Intel在片上网络80瓦片（tile）的TeraScale芯片，每个核心在其上方堆叠了256KB的本地SRAM存储器（用于指令和数据存储）——结果TSV为每个核心提供了12GB/秒的带宽，总计约1TB/秒的带宽用于Tera Flop级计算。薄存储芯片位于CPU芯片之上，电源和I/O信号经由存储芯片传递到CPU。
后来， DRAM被堆叠在处理器核心之上，存储组织方式随之优化，更充分利用TSV所带来的优势。为了充分利用存储带宽优势，存储控制器和存储列（rank）的数量均有所增加，实现了一个多条目行缓冲区缓存提升3D主存的性能的高加速比。
3D技术带来的延迟改善也体现在存储器堆叠设计。
——核心间或缓存体间的通信通过片上网络（NoC）拓扑实现。核心层和L2缓存层通过基于TSV的总线连接。由于层间距离很短，TSV提供了从一层到另一层的快速访问，并通过TSV对缓存体的更快访问，有效减少了缓存访问时间。
C. 异质集成：为不同工艺带来增益
3D集成伴随的异质集成能力为未来架构设计提供了新的机遇，开辟了设计空间探索的新维度。
3D集成支持异质堆叠。不同类型的组件可以分别制造，各层可以采用不同的工艺实现。并且，光学器件层或非易失性存储器（如磁性随机存取存储器（MRAM）或相变存储器（PCRAM））堆叠在微处理器之上，以实现成本有效的异质集成。
由新器件技术构成的新的堆叠层的加入，将在满足经常相互冲突的设计约束（如性能、成本、功耗和可靠性）方面提供更大的灵活性，并推动未来微处理器的创新设计。
比如，非易失性存储器的堆叠—— 将MRAM 和PRAM堆叠在处理器之上，可以催生具有独特特性的新一代处理器架构，且还具有新型存储器本征特性的零待机功耗、低访问功耗以及对辐射引起的软错误免疫等优点。
当然，这些非易失性存储器与逻辑核心集成在一起，需要克服额外的制造挑战，如：金属层之间的生长磁性堆叠。
光学器件层堆叠。 尽管3D存储器堆叠有助于缓解存储带宽问题，但在片外通信方面，引脚限制、电信号传输的能量成本以及芯片长度全局导线的不可扩展性仍然是显著的带宽障碍。
硅纳米光子技术在可接受的功耗水平下完全且远超满足片外通信带宽需求。借助3D技术提供的异质集成能力，可以将光学芯片与CMOS处理器芯片集成在一起。例如，惠普实验室的3D众核架构采用纳米光子通信进行核心间通信以及通往存储器或I/O设备的片外通信。
具有非易失性存储器堆叠和光学芯片堆叠的3D异质架构示意
一个光子交叉开关以每秒20TB的带宽完全互连其256个低功耗多线程核心，且功耗低得多。图中展示了一种3D异质处理器架构，它通过3D集成技术将非易失性存储器和光学芯片集成在一起。
D. 成本有效性：芯片越大，划分堆叠越有效
集成密度的不断提高导致了微处理器芯片面积增大。在恒定缺陷密度下，较大的芯片通常良率较低。
因此，将大型2D微处理器划分为多个较小的芯片并将其堆叠在一起，可能会显著提高芯片的整体良率，尽管3D堆叠因额外的3D集成步骤而增加了制造成本，并可能在堆叠过程中导致良率损失。
但是，一旦取决于工艺大型2D处理器的芯片面积，采用3D堆叠实现芯片仍然是具有成本效益的。3D提供的异质集成能力也有助于降低成本。
小结
随着技术特征尺寸微缩达到物理极限，向深纳米节点迈进不仅困难重重，而且成本高昂。与传统的技术微缩路径相比，3D堆叠（逻辑折叠）势必提供一种成本有效的集成解决方案。
多层F2B设计块折叠布局设计与性能改善(Jason Cong, 2007)
参考文献
- Guangyu Sun, Yuan Xie, Three-dimensional Integrated Circuits: Design, EDA, and Architecture
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