在创建完DDR4的仿真模型后，我们为了实现异步时钟的读写，板卡中在PL端提供了一组差分时钟，可以用它通过vivado中的Clock Wizard IP核生成多个时钟，在这里生成两个输出时钟，分别作为用户的读写时钟，这样就可以用异步时钟来读写ddr4数据。今天我们来介绍vivado中的Clock Wizard IP核。
Clock Wizard IP核是Xilinx Vivado Design Suite中的一个时钟管理 IP核，主要用于FPGA设计中的时钟生成和管理。Clock Wizard提供了丰富的时钟配置选项。
在基本配置中可以使用时钟输入（clk_in），时钟输出（clk_out），复位（reset），时钟锁（locked）等信号来完成Clock Wizard IP核的基本配置，其中locked用来指示输出的时钟是否稳定，当locked有效后方可使用输出时钟。Clock Wizard IP核时钟输入的基本配置如图1所示。
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由于输入时钟为管脚输入的差分时钟，我们选择Differential clock capable pin，时钟频率为100MHz差分时钟。如图2所示。
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根据需求可以自己勾选两组输出时钟，修改输出的时钟频率，在这里使用50MHz和100MHz作为两组输出时钟，将来可以分别作为读写DDR4的时钟。勾选上reset和locked，reset可以连接到复位管脚，locked作为输出时钟是否稳定的标志。如图3所示。
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点击OK，IP建立完成后，将IP例化到模块顶层中，如图4所示。
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文章来源：威视锐科技
