紧凑3D SRAM 器件级堆叠使能关键缩放

周一, 27 七月 2026 - 10:36

作者：赵瑜斌Robin,文章来源：IC后摩号

互补场效应晶体管（CEFT）是先进技术节点的主导候选器件，其能够实现nFET/pFET的垂直堆叠，从而提供优异的静电特性和面积缩减。然而，传统的顺序CFET SRAM布局仍然受到栅极间间距和布线约束的限制，使得进一步的面积缩放尚未得到充分开发。

今天我们来看一种在1纳米工艺节点下目前最紧凑的6T SRAM研究，将CFET堆叠扩展为多层构型，凸显3D器件级堆叠在尺寸缩放的使能潜力。

1nm节点紧凑的6T SRAM

半导体技术的持续缩放推动了从平面晶体管向3D器件架构的转变。在这些新兴方案中，CFET引起了广泛关注，其在相同面积内垂直堆叠nFET和pFET，与FinFET和纳米片FET相比，提供了更高的集成密度和更强的静电控制能力。

与电路级或芯片级3D集成不同，CFET实现了器件级堆叠，可实现更短的互连和更高的密度。近期埋入式电源轨（BPR），相较于基于纳米片（nanosheet FETs）的设计实现了超过40%的面积缩减。

纳米片架构、CFET/BL-last、CFET/BL-first和CFET/埋入式BL的6T-SRAM单元的布局设计和3-D结构（均金属互连）

然而，进一步的面积缩放仍受到内部节点间距等布局因素的限制。为克服这一局限，新设计一种单片式垂直四层CFET 6T SRAM单元，将器件级堆叠扩展到超越传统顺序布局的范畴。这是目前面向先进1纳米节点所报道的最紧凑的6T SRAM单元。

SRAM 布局优化与DTCO

SRAM 紧凑布局构建

在传统CFET顺序架构中，NMOS器件堆叠于PMOS器件之上以利用应力工程。对于基于CFET的SRAM配置，N-P分离势垒的消除允许更紧凑的布局。然而，顺序CFET SRAM结构仍存在限制单元缩放的布局低效问题。

SRAM中NMOS和PMOS应力裕度

6T SRAM原理图

(a) 6T SRAM原理图：突出CFET实现中的PMOS存取晶体管 (b)带埋入式电源轨的1纳米顺序6T CFET SRAM布局

关键1纳米设计规则与纳米片CFET参数

设计规则与CFET参数	数值
M0/Mx/MD间距 (nm)	20
M1间距 (nm)	23
接触栅极间距 (nm)	39
栅极长度 (nm)	12
栅极切割层 (nm)	12
隔离层宽度 (nm)	5
BPR宽度/厚度 (nm)	18/147
堆叠纳米片数量	2
纳米片宽度 (nm)	20
纳米片厚度 (nm)	6
nFET/pFET间距 (nm)	20
沟道掺杂浓度 (cm⁻³)	1×10¹⁶
衬底掺杂浓度 (cm⁻³)	1×10¹⁵
源/漏掺杂浓度 (cm⁻³)	1×10²⁰
等效氧化层厚度 (nm)	0.84

以上参数中，M0/Mx间距、接触栅极间距和栅极切割层是实现单元高度的主要限制因素。同时，隔离层宽度和通孔尺寸强烈影响布线拥塞，进一步限制了面积缩减。这些综合限制解释了顺序CFET SRAM布局中观察到的39.4%的额外开销。

为此，一种单片式3D堆叠SRAM架构以进一步缩减面积，其基本结构由四层组成。与传统需要两条独立字线（WL）轨道的6T SRAM不同，新设计通过将两个通孔连接到同一条金属线上，减少了一条WL轨道。这一方法显著缓解了Metal-1中字线布线的拥塞问题，从而提高了后道工艺（BEOL）中的布线灵活性。

3D SRAM设计原理图

(a) 单片式垂直四层SRAM原理图：蓝色虚线表示使用隔离层合并技术连接的线路 (b) 1纳米局部单片式垂直四层SRAM布局

然而，采用四层堆叠引入了互连设计中的重大挑战。如果各层被简单分割，则难以对准诸如上左图中蓝色虚线所示的互连。在这种情况下，两个独立的反相器结构而非功能性的锁存器。为此，引入虚栅并应用栅极-隔离层合并技术，从而实现堆叠器件之间所需的互连。

为保持N-on-P构型，与传统CFET 6T SRAM不同，无需将传输管替换为PMOS。相反，所提出的设计保留了传统的NMOS传输门，以获得更大的噪声容限并减少延迟。在该架构中，第一层和第二层由PMOS器件组成，而第三层和第四层由NMOS器件组成，从而在保持电路功能的同时实现高效的器件堆叠。以形成一种3轨超紧凑SRAM结构。

DTCO 评估

为定量评估所提出的紧凑布局对电路级的影响，以一个连接器件、布局和电路仿真的DTCO流程。

首先进行基于物理的CFET器件TCAD仿真；所得的I-V特性如下图所示。TCAD结果随后通过校准BSIM-CMG模型转换为电路就绪的紧凑模型，以实现SPICE级评估。

1纳米技术节点下CFET器件的Id-Vg特性(TCAD仿真)

为捕获布局相关效应，采用3D场求解器提取两种替代布局的寄生参数。提取内容包括串联电阻和局部互连电容，寄生参数被反标到SPICE网表中进行电路仿真，从而在DTCO流程中实现器件到电路的一致性。

RC提取与电路仿真

电容补偿与紧凑VDD布线

三种CFET布局结构的工艺仿真

顺序6T CFET SRAM、单片式垂直四层6T SRAM、单片式垂直四层6T SRAM视图（电气路径）

上图中基准CFET 6T SRAM和所提出的单片式垂直四层SRAM的3D原理图中，明确包含了前道工艺（FEOL）、中道工艺（MEOL）和BEOL特征，以实现在器件、接触/通孔、局部互连（如M0）和金属布线上的完整寄生参数提取。

其评估节点特定的寄生电阻和电容（下图）。

传统CFET 6T SRAM与单片式垂直6T SRAM的RC对比

(a) 电阻对比，(b) 电容对比

电容方面，单片式垂直SRAM中的垂直扩展有效补偿了因平面面积大幅压缩而可能引起的电容增加。内部存储节点（Q/QB）在单片式垂直3D单元中表现出更高的电容——这是由于与相邻导体的距离更近以及隔离层合并栅极和M0合并引入的额外耦合。

对于其他节点，单片式垂直四层SRAM实现了明显的降低：电源网络电容降低30.4%，信号线电容降低25.6%。

在电阻方面，单片式垂直四层SRAM仅使用三条信号轨道，由于其金属宽度较小，不可避免地增大了某些线路电阻。特别是，字线（WL）在M0上实现，导致WL电阻相对于WL位于M1上的基准构型更高。相比之下，所提出的单元仅表现出一条VDD路径电阻，这归因于其相比于基准6T CFET SRAM更紧凑的VDD布线。

3.2 读取操作显著性能优势

使用HSPICE通过分析关键指标来评估各种SRAM结构的性能。写入延迟定义为从WL达到其摆幅的50%到存储节点（Q或QB）达到50%的时间间隔。读取延迟定义为从WL达到50%到位线差分电压达到100mV的时间间隔。