一、章节概括
这一节使用interconnect RTL ip核将DDR4与四个读写通道级联，在测试工程中，将四个通道同时写入/读出地址与数据，并使用modelsim仿真器仿真，四个通道同时发送写请求或读请求后，经过interconnect后，观察数据的读写功能。
二、功能框架
三、interconnect RTL IP 核例化模版
例化说明：IP核系统时钟由DDR4的用户时钟提供。IP核的系统复位为低有效复位，由ddr4输出的用户复位信号取反得到。
四个通道的信号连接到四个通道测试模块，四个测试模块为axi主端口，与IP核的从端口交互。DDR4为axi从端口，与ip核的主端口交互。
为了测试在不同的时钟域时的读写情况，0、2、3通道为75MHz时钟，1通道为125MHz时钟。IP核的四个从端口输出低有效复位信号。供四个通道使用。
四. 仿真测试
在测试模块中，在同一时刻在不同的起始地址写入128个数据，并在同一时刻在不同的起始地址读出128个数据。
下图为测试通道0、2、3的读写数据波形，可以看到三个通道同时发起读写请求，然后根据通道顺序决定仲裁。通道号越小，优先级越高。
下图为通道1和通道3的读写测试波形，由于通道1的读写请求最晚，所以通道1的响应优先级最小。
下图为DDR4接口的波形图，可以看到经过interconnect后，将每个读写请求依次进行。因为同时只能读或只能写，所以在读写未完成时交替操作。
文章来源：威视锐科技
