时序分析基本概念（一）——建立时间
以上升沿锁存为例，建立时间（Tsu）是指在时钟翻转之前输入的数据D必须保持稳定的时间。
时序分析
基于Xilinx的时序分析与约束（2）----基础概念（上）
数字电路根据逻辑功能的不同特点，可以分成两大类：组合逻辑电路与时序逻辑电路
基于Xilinx的时序分析与约束（1）——什么是时序分析？什么是时序约束？什么又是时序收敛？
这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。
FPGA时序分析之关键路径（Critical Path）
关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。对关键路径进行时序优化，可以直接提高设计性能。对同步逻辑来说，常用的时序优化方法包括Pipeline、Retiming、逻辑复制、加法/乘法树、关键信号后移、消除优先级等解决。
FPGA时序分析的几个重要参数（Tpd Tsu Thold Tco）
传播延时，即I/O管脚输入到非寄存器输出延时。信号从任何一个I/O脚输入，通过一个宏单元内的组合逻辑后，从另一个管脚输出，所需要的时间。范围：5～12ns。
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