时钟网络

我们以T20F256为例来做一个实验。我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。

本文重点介绍JESD204B时钟网络。

时钟网络反映了时钟从时钟引脚进入FPGA后在FPGA内部的传播路径。报告时钟网络命令可以从以下位置运行：