本文是该系列的第16篇。流水线（pipeline）是FPGA设计中经常提到的一种技巧，通过消耗更多的资源来提升系统的运行速度。本文将以FIR滤波器的设计为主题，详细介绍如何把一个设计“流水线化”，并进行时序分析体会流水线设计带来的好处。
<strong>流水线</strong>
这里先用通俗易懂的语言描述一下流水线设计思想。假设小A要从成都到哈尔滨旅游，如果直接坐火车过去恐怕要累得受不了；如果在旅程中间加几站，比如到西安、北京、天津找个客栈休息一下，路上就更加精力充沛了。
对于信号而言也是一样，加入一个状态为1的信号x需要从寄存器A传输到寄存器B，这条路线上只有组合逻辑（没有休息的地方），那么x必须保证在路上的时间保持1不变，如果传到一半值变为0了那就出错了。所以，A到B的延时就决定了系统的工作频率不能高于多少（否则会出错），系统的最大工作频率也是由最长路径上的延时决定的。
但是，假设在A到B这条路上，增加几个寄存器（信号休息的“客栈”），相当于将路径拆分为几段，信号x就不必再害怕丢失状态。缩短了路径，也就缩短了延时，也就提高了系统可以工作的最高频率。这个过程就称作“设计流水线化”。
<strong>无流水的FIR滤波器设计</strong>
