逻辑电平

电平转换在实际电路设计中常常会用到，不同种类逻辑电平之间的转换一般通过特定逻辑功能器件实现（如使用MAX232实现TTL转RS232等等），但随着器件集成度的增加，工艺的提升，现在的控制器使用的逻辑电平电压等级越来越低（好多控制器对外接口都直接输出1.8V或更低了）

在逻辑电平互连的过程中，经常会出现电流倒灌的现象。本篇从IO口的结构出发，分析电流倒灌的原因及解决措施

本篇主要介绍逻辑互连中的一些具有特殊功能的互连。这些特殊功能包括总线保持、串联阻尼电阻、热插拔等。

1、总线保持(Bus Hold)

假设初始状态为输入端和输出端均为高电平，反馈电路没有电流流过。如果输入端的驱动源停止驱动，输入端可凭借反馈电路保持高电平，反馈电路上流过的电流为漏电流(IOZ)，一般仅为几毫安。

本篇主要介绍逻辑互连中的AC耦合电容。

1、AC耦合电容的作用

<li>source和sink端DC level不同，用来隔直流；</li>

<li>信号传输时可能会串扰进去直流分量，所以隔直流使信号眼图更好。</li>

2、AC耦合电容的位置及大小

一般AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供，对于不同信号和不同芯片，其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端，SATA信号要求AC耦合电容靠近连接器处，对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。

一般放在接收端，其原因如下：

<li>电容看成一个阻抗不连续点（所以要求尽量跟传输线匹配），如果靠近接收端放，相同的反射系数下，信号经过通道衰减之后再反射会比一开始就反射的能量小。所以大多数的串行链路都要求靠接收端放。</li>

<li>在信号传输过程中，也可能串扰进去一些直流分量，导致接收出问题，所以靠近接收端。</li>

在设计过程中，最好的处理方式如下：

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。

下面详细介绍第二部分：不同逻辑电平之间的互连。

1、LVPECL的互连

1.1、LVPECL到CML的连接

一般情况下，两种不同直流电平的信号（即输出信号的直流电平与输入需求的直流电平相差比较大），比较提倡使用AC耦合，这样输出的直流电平与输入的直流电平独立。

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。

下面详细介绍第一部分：同种逻辑电平之间的互连。

本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。

1、TTL/CMOS互连

常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol（输入时3.3V逻辑电平，但是可以接受5V的信号输入）等，随着处理器电压越来越低，现在1.8V CMOS等低电压的逻辑电平也越来越普及了。

本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

1、LVDS电平

LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片，它的传输机制是把TTL逻辑电平转换成低电压差分信号，以便于高速传输。与传统的ECL逻辑相比，它采用CMOS工艺，它的电压摆幅更低，只有400mV，ECL为800mV，动态功耗更小，（输出电流3~5mA）只有ECL电路的1/7(相同的数据传输量)，低EMI，价格更低，因而具有很大的优势，从97-98年首先在欧洲开始得到应用。

ANSI/TIA/EIA-644是由TR30.2制定的，这个标准定义了收发器的输入输出阻抗，但是这仅仅是一个电气特性标准。其并不包括功能性和协议规格，完全是应用独立的。

<font color="#FF8000">作者：XCZ，来源：硬件助手微信公众号</font>

本篇主要针对CMOS电平，详细介绍一下CMOS的闩锁效应。

<strong>1、Latch up</strong>

闩锁效应是指CMOS电路中固有的寄生可控硅结构（双极晶体管）被触发导通，在电源和地之间存在一个低阻抗大电流通路，导致电路无法正常工作，甚至烧毁电路。

<li>Latch up是指CMOS晶片中，在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流；</li>

<li>随着IC制造工艺的发展，封装密度和集成度越来越高，产生Latch up的可能性会越来越大；</li>

<li>Latch up产生的过度电流量可能会使芯片产生永久性的破坏，Latch up的防范是IC Layout的最重要措施之一；</li>

<li>Latch up最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。</li>

<font color="#FF8000">作者：XCZ ，来源：硬件助手微信公众号</font>

本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。

<strong>1、TTL电平</strong>

<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201811/13929-408…; alt="逻辑电平之常见单端逻辑电平（2）"></center>

下面以一个三输入的TTL与非门介绍TTL电平的原理。