锁存器

对于基于锁存器的设计，静态时序分析会应用一个称为时间借用的概念。本篇博文解释了时间借用的概念，若您的设计中包含锁存器且时序报告中存在时间借用，即可适用此概念。

在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你明确知道你确实需要一个latch来解决问题。而且目前网上大多数文章都对锁存器有个误解，我们后面会详细说明。

锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，锁存器有两个输入，一个是有效信号EN，一个是输入数据信号DATA_IN，有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。