ZYNQ

CLB是指可编程逻辑功能块（Configurable Logic Blocks）,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都可配置，在Xilinx公司的FPGA器件中，CLB由2个 相同的SliceL或则一个SliceL和一个SliceM构成

面向工业物联网（IIoT）的产品必须灵活应变。创建平台的架构功能和了解当前状况的功能对于现代产品都是至关重要的。凭借足够的处理性能，可提升生产力，并可提升灵活性来支持 "lot size=1" 之类的方案。

用机器视觉技术取代人工，可以提供生产效率和产品质量，因此机器视觉技术广泛应用于工业检测（机械零部件的尺寸和位置测量）、机器人视觉、人脸识别、车牌识别、自动光学检查、无人驾驶汽车、追踪定位等领域

如今随着技术的进步，各类嵌入式应用对于架构本身的设计灵活性与功耗性能比提出了更加严苛的要求。瑞萨电子推出了基于Xilinx Zynq-7000的电源时钟管理方案，通过集成了Xilinx基于28nm Artix®-7或Kintex®-7的可编程逻辑，从而实现了出色的功耗性能比与最大的设计灵活性

ZYNQ中包含了两个部分，双核的arm和FPGA。根据XILINX提供的手册，arm模块被称为PS,而FPGA模块被称为PL。ZYNQ内部包含PS和PL两部分，ZYNQ开发有一下四种方式

图像信号处理器 (ISP) 是照相机和摄影机内部的数据处理模块，可将摄影机图像传感器的原始输出转换为我们熟悉的图片和视频。虽然 ISP 最初是使用数字信号处理器 (DSP) 实现的，但当前需要的高性能视频标准为该功能定制了硬件模块

ZYNQ学习过程中一个重要环节是进行调试，当然在SDK中进行调试时，设置断点进行单步调试非常高效。但是ZYNQ中毕竟涉及到FPGA的硬件部分，于是如果可以通过UART与ZYNQ器件进行双向的通信会使得调试非常方便。

ZYNQ内部的总体框架如所示，PS中包含2个ARM Cortex-9的内核，一些基本的外设扩展口以及Memory接口。PS和PL的相互通信通过两个通路完成，分别是GP（General Purpose）Ports和HP（High Performance）Ports。GP Ports包含2个Master接口和2个Slave接口，符合标准的AXI协议数据位宽是32bit。HP Ports包含4个接口，全部是PL作为Master

本文首先介绍深度学习中的YOLOv2-Tiny目标检测算法，然后设计对应的硬件加速器，并且就加速器中各模块的处理时延进行简单建模，给出卷积模块的详细设计，最后，在Xilinx公司的Zedboard开发板上进行评估。

Zynq器件将arm和FPGA结合，利用了两者各自的优势，arm可以实现灵活的控制，而FPGA部分可以实现算法加速，这大大扩展了zynq的应用。比如深度学习加速，图像处理等等。PL侧表示FPGA的逻辑部分，PS侧为arm端以及一些AXI接口控制部分，二者实际上通过AXI接口实现通信和互联