Vivado BD模式下导入RTL，如何实现聚合自定义的AXI接口？
judy 在 周二, 03/26/2024 - 09:44 提交
如何在导入Block Design后，也一样实现聚合在一起？
AXI接口
AXI接口 DDR IP核使用技巧——DDR接口专栏（四）
judy 在 周五, 08/11/2023 - 09:38 提交
本文向大家介绍一种更简单快捷的读写DDR数据方法
Xilinx AXI VIP使用教程
judy 在 周四, 07/27/2023 - 09:39 提交
本次内容我们看下AXI VIP当作master时如何使用
FPGA内部接口设计
judy 在 周四, 03/16/2023 - 09:22 提交
在FPGA设计中，我们通常采用的都是“自顶向下”的设计方法，即现有顶层设计，再有细节设计。
Zynq AXI-ACP接口简介
judy 在 周三, 06/09/2021 - 16:53 提交
ZYNQ中的AXI接口包含三个类型，共9个，主要用于PS与PL的互联。今天我们重点来说一下ACP接口。
AXI接口协议详解-AXI总线、接口、协议
judy 在 周一, 09/07/2020 - 09:58 提交
上面介绍了AMBA总线中的两种，下面看下我们的主角—AXI，在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。其中三种AXI总线分别为：
手把手教你设计一个属于自己的AXI接口IP
judy 在 周四, 08/06/2020 - 15:59 提交
在FPGA程序设计的很多情形都会使用到AXI接口总线，以PCIe的XDMA应用为例，XDMA有两个AXI接口，分别是AXI4 Master类型接口和AXI-Lite Master类型接口，可通过M_AXI接口对数据进行读取操作，此时设计一个基于AXI-Slave接口的IP进行数据传输操作就非常的方便
AXI 基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用
judy 在 周一, 04/20/2020 - 11:48 提交
在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中，我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。首先，编写 HDL (Verilog) 代码，然后将其封装为 IP，最后将此 IP 添加到 IP IntegratorBlock Design (BD) 中。
AXI 基础第4 讲——使用 AXI VIP 作为 AXI4 主 (Master) 接口的协议检查工具
judy 在 周一, 04/13/2020 - 10:20 提交
在 AXI 基础第 2 讲 一文中，曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中，我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证（和查找错误）
AXI 基础第3 讲——使用AXI VIP 对 AXI4-Lite 主 (Master) 接口进行仿真
judy 在 周五, 04/03/2020 - 17:31 提交
在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。