AXI4

AXI4的4K边界理解对了吗？

由 judy 提交于周三, 20 三月 2024 - 09:14

今天分享下AXI协议中4K边界的知识点、常见问题以及误区。

Xilinx AXI4 协议

由 matt z 提交于周三, 22 二月 2023 - 09:33

AXI4 相对复杂，但 SOC 开发者必须掌握

本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性

关于AXI4-FULL总线多通道传输相同数据时，合并生成一组数据并对齐的研究讨论

由 judy 提交于周五, 31 十二月 2021 - 09:31

对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。

在 AXI 基础第 2 讲一文中，曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中，我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证（和查找错误）

作者：Chen Yang，AMD工程师；文章来源：AMD开发者社区

在基于 ARM + FPGA 的 SoC 设计中（如 Zynq / Zynq MPSoC / Versal），AXI 总线几乎贯穿了整个系统。无论是 PS 访问 PL 里的控制寄存器，还是软件驱动硬件加速单元，自定义 AXI Peripheral IP 都是一个绕不开的技能

在实际项目中，标准或半定制的 AXI4 IP 已经可以通过 HLS 生成，尤其适合算法密集型或数据通路导向的设计场景。然而，在需要状态完全可控、寄存器模型频繁变化的场景下，仍然需要采用 RTL 级 AXI4 协议 IP。

在Vivado的菜单栏，Tools->Create and Package New IP，开始创建package IP工程。