FPGA时序

重定时和流水线是强大的技术，广泛应用于当今的 FPGA 综合工具中

下面来具体讨论一下系统时序需要满足的一些基本条件

primary clocks是vivado时序分析工具认为的时钟源点，一定要定义在最初始端。primary clocks只能用create_clk命令来定义。

在FPGA中我们写的最多的逻辑是什么？相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。