FPGA 应用

还原最真实的世界，FPGA是怎么做到的？

judy 在 周五, 10/09/2020 - 15:03 提交

自从影像记录诞生以来，还原逼真世界的每一寸细节一直便是行业的终极追求。影响图像质量包括分辨率、位深度、帧速率、色域、亮度五个要素，近年来4K/8K 60Hz/120Hz的显示面板逐渐被人耳熟能详，伴随着分辨率、位深度、帧速率升级，色域和亮度也被提出新的要求

使用 FPGA 的下一代生物识别匹配引擎解决方案

judy 在 周二, 09/22/2020 - 10:32 提交

Gemalto 的生物识别技术与基于 FPGA 的匹配引擎相结合，具有速度、成本降低、高能效、 可扩展性和灵活性方面的独特优势。

FPGA跨时钟域处理3大方法

judy 在 周二, 09/15/2020 - 09:51 提交

这里主要介绍三种跨时钟域处理的方法，这三种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这三招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来

使用SystemVerilog简化FPGA中的接口

judy 在 周一, 08/10/2020 - 09:58 提交

 FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多

FPGA与LVDS信号兼容性分析方法

judy 在 周五, 07/31/2020 - 09:33 提交

很多工程师在使用Xilinx开发板时都注意到了一个问题，就是开发板中将LVDS的时钟输入（1.8V电平）连接到了VCCO=2.5V或者3.3V的Bank上，于是产生了关于FPGA引脚与LVDS（以及LVDS-33，LVDS-25）信号相连时兼容性的问题，该专题就解决一下这类问题。

打破常规,深度结合FPGA架构优势|2020DAC- SDC冠军作品开源与技术分享

judy 在 周五, 07/24/2020 - 11:35 提交

从2018年设立DAC-SDC开始，每年都会吸引全球百支知名研究团队参与角逐，与计算机视觉类的国际知名目标检测比赛不同，DAC-SDC对高精度、高效率的追求不仅仅停留在算法层面，其更注重考察基于软硬件协同的系统构建能力，即参赛设计不仅要提高复杂场景中小物体精准检测的能力，还需要考虑整个硬件系统在图像处理速度和功耗方面的要求

使用SystemVerilog简化FPGA中的接口

judy 在 周二, 07/21/2020 - 09:47 提交

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module

使用 FPGA I/O 优化来设计更高性价比的 PCB

judy 在 周四, 07/16/2020 - 14:42 提交

FPGA 器件凭借强大的功能、灵活性和即时可用性形成极具吸引力的业务驱动力，掀起了一场广泛采用 FPGA 来实现系统 PCB 设计的浪潮。很显然，FPGA 器件的上市时间优势和容量/性能特性已兑现其产品承诺，成为更多资本资源密集型定制 IC/ASIC 解决方案的可行替代方案

FPGA上电后IO的默认状态

judy 在 周四, 07/16/2020 - 09:41 提交

在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。

基于 FPGA 的数据中心 Load Balancer 加速解决方案

judy 在 周四, 07/09/2020 - 15:58 提交

恒扬数据基于FPGA的数据中心LoadBalancer加速解决方案通过提供高性能网关加速服务，可以帮助客户数倍提升基于软件的网络LoadBalance性能，快速缓解数据流量激增带来的性能压力，并大幅削减扩容带来的费用开支。