FPGA

DDS直接数字式频率合成器（Direct Digital Synthesizer）。本文实现一个具有可以频率可调、相位可调的正余弦、方波、三角波的DDS。

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本文为在FPGA中支持DSR协议的路由表项管理功能，设计一种基于有限状态机[8]的实现方法。本文的设计中，状态机包含一个初始状态和3个功能状态。有限状态机的3个功能状态一起联合实现路由存储、路由查找、路由删除的功能。有限状态机使得硬件代码符合时序电路的风格

本教程旨在指导用户通过 Plunify Cloud 的云服务器，来使用 InTime 软件优化 FPGA 设计

他，玩的是全世界门槛最高的芯片FPGA，最厉害的一款具有10级抗辐射性能，属于全球最机密的芯片之一，无数企业争相学习，却无法超越。江湖传言，这类芯片单颗价值可能超过500万元。

<font color="#FF8000">作者：廖海鹏，卿粼波，滕奇志，何小海，邓媛媛，来源：2018年电子技术应用第12期</font>

<strong>摘要： 由于极化码被指出在二进制离散无记忆信道中具有实现其极限容量的理论性能，近年来极化码在通信领域的贡献日渐凸显。极化码的译码系统可采用软件或者硬件方式实现，其中使用软件方式时译码效率受限于CPU的串行处理模式，因此在具有并行工作模式的FPGA上进行极化码的译码实现对于通信系统来说具有非常大的意义。首先介绍了极化码的SCL译码算法；然后针对该算法进行优化从而提高译码效率，以及针对该算法在FPGA上的实现进行了定点量化的改进；最后对译码器进行硬件仿真，以及在FPGA上进行了实现与性能分析。实验结果表明该译码器在码长为512时译码最高频率为143.988 MHz，吞吐率为28.79 Mb/s。</strong>

<strong>0 引言</strong>

<font color="#FF8000">作者：四月，机器之能</font>

他们自诩为“搭积木的人”——“FPGA是乐高积木，用最少的积木搭建出整个高楼大厦——这就是我们的能力。”

在大多数芯片从业者看来，因为批量开发难度大和成本过高，FPGA一直作为“技术验证者”的配角存在。但雪湖团队试图打破这一观念，他们希望凭借多年的开发经验积累和自研开发工具将FPGA芯片推向人工智能舞台的中央。

“我们不是一家卖Know-how、卖算法的公司，甚至可以说我们不是一家AI芯片公司。我们把自己定义成一家异构计算公司”——这是张强为雪湖写下的注脚。

6月底的一个夜晚，北京颐和园被灯光装点得美轮美奂。这座千年园林里正在上演一场充满科技感的发布会，美图手机宣布FPGA加速神经网络计算项目正式落地，同时预示着张强团队和美图影像实验室MTlab的合作项目正式投入运营。这是公司创立10个月以来的首个落地项目，它将为美图的最新款手机带来30倍的运算速度提升。

在此之前，美图一直在积极寻觅云计算中心的加速方案。“对于大部分以图片和视频为主的应用公司而言，云计算的核心诉求包括两个，一是希望项目部署越快落地越好；二是不局限用芯片方案，但要求性价比最高。”雪湖科技创始人兼CEO张强说道。

<font color="#FF8000">作者： 小鱼，Xilinx学术合作</font>

一. 概述
时序逻辑示意图，如下图所示。数据从一个寄存器出来，经过组合逻辑到达下一个寄存器。
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在学习数字电路的过程中，我们都知道时序逻辑，但是大家对时序逻辑真的了解吗？

（1）纯组合逻辑电路的缺点在哪？

（3）纯组合逻辑电路完成不了什么功能？

（2）为什么需要时钟和寄存器呢？

带着这三个疑问我们来认识一下时序逻辑电路。