FPGA

ADI Guneet Chadha探讨当内核电压不断降低时，电源管理解决方案要解决的三大设计挑战。
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该参考设计是一种可扩展的电源设计，旨在为基于 FPGA 的 Artix-7、Spartan-7 和 Zynq-7000 系列器件供电。此设计接收来自标准直流电源的电力，并通过明确的 Samtec 插座端子板连接方式为 Xilinx 芯片组和 DDR 存储器的所有电源轨供电。
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如何区分CPLD或FPGA和哪一个更适合自己？这是一个老生常谈的问题，尤其是学生和初学者。如果您也在这个问题上很迷茫，那么就请听小编为您区分FPGA与CPLD。

<strong>CPLD</strong>

我们先来看看CPLD，在此以Xilinx CoolRunner-II为例。下图是Xilinx CoolRunner-II的架构图。
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现在小编为您解释一下上图的内容。

1.该CPLD具有从“功能块1”到“功能块n”开始的功能块很少（在CoolRunner-II CPLD的情况下，此编号范围为2到32）

<strong>第一章 FPGA基础及电路设计</strong>

<font color="#FF8000">作者：lee神，FPGA开源工作室</font>

<strong>1. xilinx FPGA简介</strong>

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
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<font color="#FF8000">作者：葛兴</font>

cortex-M0是ARM公司的一款开源内核，以低功耗著称，本文提纲挈领的讲述了用FPGA实现SOPC的流程。

1、开源核心

从头开始，在ARM官网上注册，下载ARM cortex M0的源代码以及大量的参考学习文献。
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2、接口表

SKT 的自动语音识别 (ASR) 系统采用赛灵思® Kintex® UltraScale™ FPGA为其声控助手 NUGU 加速。与使用 GPU 相比，SKT 的自动语音识别应用性能提高了 5 倍，单位功耗性能也提高了 16 倍。
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近日，想必各位科技爱好者的朋友圈都被一篇发表在第25届IEEE国际讨论会上，用Python开发FPGA的论文刷屏了吧，那么这是如何实现的呢？今天，就请各位看官和小编一起来了解一下，这个构想的实现基础——PYNQ。
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<p align="center"><strong>图为该篇论文</strong></p>

最近想必很多人工智能（AI）界小伙伴的朋友圈，都会被一则新闻刷屏：国内AI初创公司深鉴科技被全球排名第一的FPGA公司赛灵思（Xilinx）收购，尽管各方都没有披露收购的财务细节，不过据称先前深鉴科技的估值就已经达到了10亿美元。

为什么这家成立刚刚两年的公司，就可以成为令人羡慕的AI独角兽？其中有很多原因，不过从技术的角度来说，很大程度上这是因为他们在创业之初做对了一件事——选择FPGA作为AI梦想的支点。

<strong>支持算法迭代</strong>
大家都知道AI的ABC三要素——算法（A）、大数据（B）和算力（C）。为让人工智能算法基于大数据释放出最大的能量，就必须有强大的硬件计算平台做支撑。目前我们可用的硬件平台架构主要是CPU、GPU、FPGA和ASIC这几种。

如果单从计算性能和效率、功率和面积来看，专用的ASIC肯定是最佳选择。不过处于发展初期的AI，其算法总是在快速迭代和变化之中，在无法形成大规模稳定应用之前，将算法固化在ASIC中，而没有任何灵活性，将意味着巨大的成本和风险。

在FPGA中，实现逻辑的基本单元是查找表（LUT）而非基本门电路。目前的FPGA中，单一LE或者Cell通常能实现至少4输入查找表的逻辑功能。

4输入查找表可以看成是具有4位地址1位数据的存储器，能够存储16bit数据，这也是LUT能被用于组建分布式RAM的原因。

如果要构成一个6输入1输出MUX，可以通过两片4输入查找表级联，也可直接用一片完整的6输入查找表，两片4输入的查找表的存储容量是32，而一片完整的6输入查找表的存储容量是64；若使用6输入查找表（存储容量为64）实现4输入（存储容量为16）的逻辑功能，则浪费了75%的存储容量。也就是说，采用较少输入的查找表实现较多输入查找表的功能，在面积上有更高的利用率。

但是并非只需要考虑面积利用率，还应考虑到时序和布线问题，按照输入越少面积利用率越高的说法，岂不是2输入查找表更具有优势？但是各个FPGA厂商都不提供2输入查找表，因为如果FPGA都以2输入查找表为基本逻辑单元，那么实际应用中，几乎所有的逻辑都需要查找表级联实现，但是FPGA中的布线资源并不足以支撑这样的设计，同时，这样的设计也将导致时序问题。