LVDS的GCLK接收方案 judy 在 周一, 08/12/2024 - 15:20 提交 在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据
