UVHS | FPGA 开发圈

合见工软助力开芯院RISC-V开发再升级，UVHS支持第三代昆明湖16核CPU突破验证挑战

judy 在周四, 04/10/2025 - 14:40 提交

UVHS支持第三代昆明湖16核CPU突破验证挑战，携手探索下一代HPC验证新范式

judy 在周一, 03/03/2025 - 14:30 提交

作为一款适用于大规模ASIC/SOC 软硬件验证的硬件验证平台，UVHS凭借其高性能、大容量的产品优势及充满未来感的机柜外观，成为展会现场的焦点

judy 在周四, 02/27/2025 - 15:22 提交

提升玄铁高性能RISC-V处理器C920的开发和验证效率，助力玄铁32核处理器系统的验证调通

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。