VHDL

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？ 该项目有没有运行时序仿真的办法？

Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结

VHDL 的一个强大功能是用库来组织 RTL 的不同部分。 通过使用库，不同的设计人员可以做这个工程中自己负责的那部分工作，而不必担心会在命名方面与其他设计师发生冲突。在例化期间，这可以通过手动指定要使用的库或者通过配置语句来完成。

<strong>课程对象</strong>
希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师

<strong>必备条件</strong>
数字设计的基本知识

<strong>课程说明</strong>
这个综合课程将全面介绍 VHDL 语言。重点是编写可靠的可综合代码，以及足够的仿真代码以编写可行的测试平台。涉及结构、寄存器传送级（RTL）和行为编码风格。本课程主要针对 Xilinx 器件和 FPGA 器件。通过使用自顶向下的综合设计方法，可以将获取的信息应用于任何数字设计。本课程通过将精辟的演讲与实验相结合来加强对主要概念的理解。您还会了解到最佳的编码方法，该方法能够提升对 VHDL 的整体熟练程度，并为高级 VHDL 课程做好准备。 对 VHDL 知之甚少或者不了解的学生完成本课程学习之后，也能够编写高效的硬件设计和进行高级 HDL 仿真。

在此次为期三天的课程中，您将获得极为宝贵的动手操作的经验。