Xilinx

在介绍ODDR之前，我们先简单了解一下OLOGIC。OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC3(位于HR I/O banks)。

EdgeBoard 是百度打造的基于赛灵思技术的从订制化需求到终端计算加速的一站式解决方案，支持企业轻松开发出高性能的 AI 硬件。开发者可以直接采用百度已经完全配置好的方案马上上手，也可以作为百度大脑 AI 硬件平台计划的一部分进行配置和定制

MINIEYE在 2019 年 CES 上正式对外宣布，与赛灵思公司就携手开发一站式ADAS感知解决方案 （Turnkey Sensing Solution）达成技术合作。双方将通过把 MINIEYE 的 IP 运行在赛灵思 Zynq®-7000 SoC 和 Zynq® UltraScale+™ 车级 MPSoC 平台上的形式，共同满足全球 L0-L3 级自动驾驶需求。

赛灵思公司与采埃孚股份公司 (ZF) 今天联合宣布开展一项全新战略合作，赛灵思将通过为 ZF 高度先进的人工智能 (AI) 汽车控制单元 ZF ProAI 提供支持，加速促成无人驾驶应用落地。ZF 正在使用赛灵思 Zynq® UltraScale+™MPSoC 平台处理实时数据汇总、预处理和分配，同时也为其 AI 全新电子控制单元的 AI 处理提供计算加速

2018年，从FPGA到加速器卡到新型的器件类别的各种技术创新上， 赛灵思都取得了重大进展。我们期待着借助这些前沿的技术，支持所有的开发者， 加速所有的创新应用， 携手客户和合作伙伴创造新的辉煌

他是技术出身的华人CEO兼总裁；他是被Xilinx董事长称为公司过去十年创新的规划者，他是笑傲数十重量级高竞争对手的勇者，他想重新定义FPGA的未来！

为了抗衡英特尔和英伟达，数年磨一剑的秘密武器悄然出鞘。超过10亿美元研发投入，1500人历经5年的智慧结晶，台积电最先进7纳米工艺支持。

<font size="3"><strong> 巨头的PK</strong></font>

作为FPGA的发明者，作为全行业最难设计芯片的拥有者，Xilinx一直都在王者荣耀，独孤求败。30多年来，无论是Altera，Lattice，Microsemi，Quiclogic，以及被玩丢的Agere等，都没有对它造成过真正的威胁。

2015年，当紧跟在身后的Altera突然被Intel以167亿美元跨界并购，当主要的对手从兔子突然变成了大象，这难免让Xilinx有点目瞪口呆，如临大敌。

Aupera科技，一家专注于视频处理创新的科技公司，在赛灵思（Xilinx, Nasdaq: XLNX）开发者大会上公布其Aup2600系列视频处理平台正式商用，该系统基于赛灵思最新发布的Zynq® UltraScale+™ MPSoC芯片，旨在解决目前视频应用规模增长时面临的诸多挑战，包括海量视频实时编解码以及视频内容实时分析。

AuperaTM Aup2600 系列是一套分布式计算架构视频处理系统，其去中心化，打破传统x86架构瓶颈，将颠覆现有数据中心的视频处理格局。单台设备配置高达48个Zynq® UltraScale+™ MPSoC处理引擎，可并行处理380路H.264/H.265高清视频码流，实现单位能耗相同下相比传统方案33倍的性能以及1/10机架空间的压倒性优势。

Aupera科技同时与赛灵思一起深度合作，开发多种机器学习算法，赋能基于人工智能的实时视频分析和搜索应用，这些视频+人工智能的融合，无需更换或升级硬件，真正实现视频内容分析算法的在线无缝升级和快速迭代。

<font color="#FF8000">作者：Sean Gardner，来源：LiveVideoStack</font>

FPGA让企业和开发者有了新的选择，尤其在高运算复杂度和实时音视频场景下。不过FPGA也会带来较高的学习和开发难度，Xilinx的高级市场经理Sean Gardner告诉LiveVideoStack，Xilinx几年前就启动了FPGA对FFmpeg支持的项目，让FFmpeg开发者可以学习和使用FPGA。

<strong>LiveVideoStack：你好Sean，请向我们LiveVideoStack读者介绍下自己及加入Xilinx的相关背景。</strong>

<strong>Sean Gardner：</strong>没问题，大家好，我是Sean Gardner，现任Xilinx的高级市场经理，负责制定视频云的营销策略，非常高兴参加本届LiveVideoStackCon。

本博文主要是对基于PCIE（mcap）的部分可重构实现的步骤做一个简单的演示，如有错误之处，欢迎批评指正。值得说明的是，基于PCIE的部分可重构需在ultrascale系列及ultrascale+芯片才能实现，具体哪些系列能实现哪种配置方式如下图所示：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201810/13754-39975-…; alt=""></center>
<p align="center"><strong>图1</strong></p>

IP核描述

10 Giga Ethernet Sub System , 参考文档PG157：

https://www.xilinx.com/support/documentation/ip_documentation/axi_10g_e…

IP核提供一个MAC模块和一个PCS/PMA模块，PCS/PMA模块支持10GBASE-R/10GBASE-KR。客户端接口协议为AXI4 Stream，有32bits和64bits两种位宽，对于10GBASE-R，32bits位宽接口有着低延迟和低资源消耗的优势。AXI4-lite为可选接口，用于配置IP核内部寄存器。IP核支持DIC机制，支持Vlan和jumbo帧，支持客户定制Preamble。支持BASE-R上的1588时钟机制（onestep & two step）。