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AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间双向传输，且数据传输大小可以不同。AXI4中的限制是一个突发事务（Burst）最多可以传输256个数据，AXI4-Lite只允许每个事务传输1个数据。
一个按一定速度沿x轴行进，同时半径按一定频率在圆周上滑动的圆，最后留下的痕迹就是一个正余弦波。DDS全称直接数字频率合成（Direct Digital Synthesis）,简单来讲，分以下几步：
AMBA® AXI4（高级可扩展接口 4）是 ARM® 推出的第四代 AMBA 接口规范，AMBA（Advanced Microcontroller Bus Architecture）是片上总线标准，包含AHB（Advanced High-performance Bus）、ASB（Advanced System Bus）和 APB（Advanced Peripheral Bus）。
本次使用Vivado调用DDS的IP进行仿真，并尝试多种配置方式的区别，设计单通道信号发生器（固定频率）、Verilog查表法实现DDS、AM调制解调、DSB调制解调、可编程控制的信号发生器（调频调相）。
我们上一篇文章的混频是8MHz与5MHz的相乘，所以我们这篇文章的目的是设计一个低通滤波器滤除13MHz的成分。FIR的设计方法在数字信号处理中有两种方法，最常用的就是窗函数法。这里我们将使用汉明窗进行进一步的设计。
本次项目我们主要是为了讲解DDS，所以我们使用了混频这个小项目来讲解。DDS自己手写是比较简单且灵活，但是Xilinx给我们提供了相应的IP核，那么这次我们将直接讲解使用IP来产生不同频率的正弦波
vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。今天介绍的是Vivado的三种常用IP核
IBERT（Integrated Bit ErrorRatio Tester，集成误比特率测试工具），是Xilinx提供用于调试FPGA高速串行接口比特误码率性能的工具，最常用在GT高速串行收发器测试：
（1）基于PRBS模块的误码率测试；
（2）测量眼图；
手上的 Zynq 7020 单板带 HDMI 接口，Zynq 的 PS 并没有支持 HDMI IP 外设，所以再单板上的 HDMI 接口是直接接到了 PL 的引脚上，如果要用到 HDMI 来做为显示的话，那么就要在 PL 端去做一个 HDMI 协议层出来，既然要搞，那么需要先研究一下 HDMI 的协议
ZC706中，MAC 控制器与 PHY 通过 RGMII（Reduced Gigabit Media Independent Interface）接口进行连接，实现千兆网。
在Vivado使用过程中，会碰到如下情况：设计代码已经编写完成，且仿真、综合或实现中的某一步骤已经通过，不需要再修改。此时可能需要添加一些注释代码，或者调整代码的格式，而任何修改都会导致状态更改为“Out of date”，提示用户更新设计。如何才能在不重新运行综合或实现的情况下解决这个问题？
针对异步复位、同步释放，一直没搞明白在使用同步化以后的复位信号时，到底是使用同步复位还是异步复位？比如针对输入的异步复位信号rst，使用本地时钟clk将其同步化以后得到一个新的复位信号sys_rst，当使用sys_rst时，是将sys_rst作为同步复位信号还是异步复位信号？
在Xilinx FPGA中实现的设计不需要插入全局复位网络。对于绝大多数设计，所有触发器和RAM的上电后的初始化状态比任何的逻辑复位都要全面，不需要为了仿真而插入复位，因为没有任何东西是未定义的
FPGA 融合了 ASIC 和基于处理器的系统的最大优势，它能够提供硬件定时的速度和稳定性，且无需类似自定制 ASIC 设计的巨额前期费用的大规模投入。但是和所有的数字电路一样，FPGA 电路中也存在毛刺问题。它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的误动作和逻辑紊乱。下面就来讨论交流一下FPGA 的竞争冒险与毛刺问题。
这里以Xilinx为例，在Vivado中使用SRIO高速串行协议的IP演示如何使用官方例程和手册进行快速使用，在仔细阅读参考官方例程后进行一些修改就可以应用在实际项目中。
