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选择了xilinx zynq7z035ffg676这个型号的板子，是因为需要做定位通信的项目。AD9361+ZYNQ 的组合，因为需要自己一个人做PL和PS端的工作，这两部分的很多细节我都不了解，于是我向老板的一个专门做这块的朋友请教了我的一些问题，下面继续来整理一下。
依稀记得，当我第一次接触ZYNQ的时候，是在一个从零开始的项目中，可以说是需求都没确定，只是需要FPGA与ARM结合的平台，在迷茫的选择中，我选择了xilinx zynq7z035ffg676这个型号的板子
XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver
虽然很多FPGA工程师都是写代码，但是作为硬件编程工程师，如果不熟悉FPGA的底层资源和架构，是很难写出高质量的代码——至少很难写出复杂逻辑的高质量代码，也很难站在系统的层面去考虑芯片的选型等问题。那熟悉FPGA架构，首先最主要的一点，我们先来了解FPGA的IO
Xilinx FPGA都有一个独特的 ID ，也就是 Device DNA ，这个 ID 相当于我们的身份证，在 FPGA 芯片生产的时候就已经固定在芯片的 eFuse 寄存器中，具有不可修改的属性。在xilinx 7series 和 7series 以前，ID 都是 57bit 的，但是在 Xilinx 的 Ultraslace 架构下是 96bit 。
DQ0-7 八根线必须连到同一T块（也称为字节组）上，一旦分在一起，这个字节组就不能放地址线和控制线了，只能放数据线。 每组数据线对应的DQS必须连到N6,N7上，也就是QBC或者是DBC上
.mif 和 .coe 是 FPGA 设计中常用的存储文件，用于 ROM、RAM 等存储器数据的加载，常见的还用在 DDS 信号发生器和 FIR 滤波器的设计中。 .txt 文件主要用于 Matlab 和 FPGA 的联合仿真，比如在滤波器的设计中，可以使用 Matlab 先把加噪声的信号写入到 .txt 文件，然后 FPGA 仿真中在 Testbench 中读取该信号源的数据
关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。对关键路径进行时序优化，可以直接提高设计性能。对同步逻辑来说，常用的时序优化方法包括Pipeline、Retiming、逻辑复制、加法/乘法树、关键信号后移、消除优先级等解决。
今天带来第四篇，介绍使用Vitis IDE，包括Vitis命令选项和创建Vitis IDE项目。Vitis命令将使用您定义的选项启动Vitis IDE。它提供用于指定工作区的选项以及项目的选项。以下各节描述了Vitis命令的选项。
单口 RAM（Single RAM）、双口 RAM（Dual RAM）、简单双口 RAM（Simple-Dual RAM）、真双口 RAM（True-Dual RAM）有什么不同？对于 分布式 RAM，支持简单双口 RAM 和双口 RAM，不能配置成真双口 RAM。
今天带来第三篇，介绍使用Vitis分析仪。Vitis分析仪是一种实用工具，允许查看和分析，同时建立并运行应用程序生成的报告。旨在查看由构建应用程序时的Vitis编译器和运行应用程序时的Xilinx®Runtime（XRT）库生成的报告。
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。
AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信。信息传输的发起者使用Valid 信号指示数据何时有效，接收端产生 Ready 信号来表明已经准备好接收数据，当两者均为高时，启动传输。
PYNQ 是 Xilinx 推出的一个开源项目，目的是使用 Python 开发 Xilinx 平台更加容易。使用 Python 语言和库，设计人员可以利用 Xilinx SOC 器件如 ZYNQ 的可编程逻辑 PL 和微处理器 PS 的优势来构建功能更强大的电子系统。
本讲使用两个 DDS 产生待滤波的信号和matlab产生带滤波信号，结合 FIR 滤波器搭建一个信号产生及滤波的系统，并编写 testbench 进行仿真分析，第五讲、第六讲开始编写 verilog 代码设计FIR滤波器，不再调用IP核。
