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ZYNQ 中PS端GPIO EMIO使用

在使用ZYNQ进行开发设计时，往往需要对一些GPIO引脚进行配置，传统的配置方法通常在PL端进行管脚约束之后在Verilog代码中对相应引脚进行配置。这样如果开发过程中一旦有需要对管脚配置进行修改的话，那么就必须重新进行综合、布局布线、生成比特流文件，如果设计工程相对复杂的话，完成整个过程通常需要相当长一段时间。影响开发效率。

Vitis HLS 2020.2使用Vitis Vision实例代码实现图像处理dilation

环境条件，首先需要安装opencv3.x版本，这个opencv是在执行test bench的时候才有用，个人理解就是能够生成处理后的图片，方便对比处理效果。不安装并不影响生成RTL kernel。

Xilinx Vitis 2020.2 Ubuntu 设置串口连接ZCU102开发板

前提环境：开发板上电后，JTAG模式启动，SD卡已烧写系统文件，JTAG 和UART已连接主机。首先下载驱动Linux_3.x.x_4.x.x_VCP_Driver_Source.zip

AXU2CGB开发板验证定制Petalinux系统Vitis加速基本平台创建

Vitis 加速基本平台创建

基于Vitis AI1.2 dpu平台测试

图文了解基于Vitis AI1.2 dpu平台测试

基于Xilinx FPGA的硬件设计总结之PCIE硬件设计避坑

随着FPGA的不断发展，FPGA本身自带的PCIE硬核的数量越来越多，本文以ZU11EG为例介绍，如何进行对应的硬件引脚分配。

你真的了解FPGA的重构吗？

“重构”对于刚接触FPGA的人来说，可谓十分神秘，对于已经入门的人来说很“简单”，但是你真的了解FPGA的重构吗？

Vivado ML（机器学习） 2021尝鲜

Vivado ML 版支持基于机器学习的算法以加速设计收敛。该技术具备基于机器学习的逻辑优化、延迟估算和智能设计运行，能够自动执行策略以减少时序收敛迭代，将复杂设计的编译时间缩短了 5 倍，同时还提供了突破性的平均达 10% 的结果质量提升

Zynq-7000系列SPI控制器简介

SPI 总线控制器支持与各种外设通信，例如存储器、温度传感器、压力传感器、模拟转换器、实时时钟、显示器和任何支持串行模式的SD卡等等。SPI 控制器可以在主模式、从模式或多主模式下工作。Zynq-7000 器件包括两个 SPI 控制器，该控制器基于 Cadence SPI 内核。

Zynq AXI-ACP接口简介

ZYNQ中的AXI接口包含三个类型，共9个，主要用于PS与PL的互联。今天我们重点来说一下ACP接口。

Zynq-7000系列三路定时器(TTC)详解

TTC 包含三个独立的定时器/计数器，PS中有两个TTC模块，总共有六个定时器/计数器，TTC 1 控制器可以配置为安全或非安全模式，使用nic301_addr_region_ctrl_registers.security_apb [ttc1_apb] 寄存器位。TTC 控制器内的三个定时器具有相同的安全状态。

AD936x+ZYNQ搭建收音机（一）

利用SDR做一个收音机是所有入门SDR都会做的小项目，简单直观易上手的特点和“Hello World”、流水灯一样。本篇文章就带领大家利用AD936X+ZYNQ平台SDR做个SDR。

Zynq AXI-GP接口简介

对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）。GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上。对于GP接口，通常使用他进行控制配置。

很多 FPGA 也是基于 SRAM 架构的，下载程序后运行，而断电后再次上电，需要重新下载程序。由此引出所谓的“固化”，即将程序下载到 EEPROM、Flash 等非易失性器件中，每次上电后从 EEPROM 或者 Flash 中加载对 FPGA 的配置（bitstream），比如 Xilinx FPGA 常用 QSPI Flash、SD 卡等方式。