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在zcu106开箱即用vcu示例中用到了USB摄像头，本节介绍如何对摄像头输出图像进行编解码。

软硬件系统构建好之后，VCU可以正常工作了。可以在VCU软件堆栈的不同层次上对VCU进行编解码，下面介绍一下使用VCU控制软件如何进行编解码。

前几节已经构建好Linux系统，但控制VCU还需要了解VCU软件架构，并加入各种库文件，也就是在Petalinxu中加入配方文件。

FZU5构建Linux系统过程和FZU3类似，FZU3构建过程参照前一篇文章。下面主要描述一下不同的地方。

硬件设计主要包括PS设置和VCU设置，VCU参考了pg252和zcu106例程，如下图所示。FZU5输入25MHz时钟，通过PLL产生33MHz和300MHz时钟输入到VCU。此外，PL部分还需要产生风扇控制信号，控制单板风扇。

yolo是目前目标检测落地到硬件中比较常用的AI模型，因为yolo标准版模型参数和计算量太大，所以目前暂时在zynq020上移植的是tiny版本，这里选用yolov3-tiny来移植，输入模型的图像源320x320@15Hz，模型各层如下（其中C是训练时的类别）

本次设计目标是将ZCU106使用的例程移植到自定义单板上。例程指的是pg252中开箱即用7个例子。

本文在上篇基础上描述在FZU3上运行DPU例程的方法。

百度Edgeboard FZU3硬件平台构建和软件系统构建

近期在研究FPGA进行推理时，总结了一下三种方案，目前我了解使用FPGA进行推理还是少数，不知道大家有没有做过使用FPGA进行推理的项目，欢迎交流。

基于Vitis硬件加速平台测试用例-vector-add

上一篇文章讲到了如何生成可供Vitis使用的XRT platform。这次我们使用生成的platform来开发一个完整的加速器Demo并在ZCU06上跑通。

毕设要用到Xilinx家的ZCU106这块板子，了解到最近Xilinx统一了Vivado，XilinxSDK，并集成了常用开源IP核，推出了Vitis统一软件平台，使我们不再需要关注底层的Verilog实现，因此尝试使用Vitis开发一个神经网络加速器，作为毕设的基础。

Vitis + ZCU104案例教程分享

在使用ZYNQ进行开发设计时，往往需要对一些GPIO引脚进行配置，传统的配置方法通常在PL端进行管脚约束之后在Verilog代码中对相应引脚进行配置。这样如果开发过程中一旦有需要对管脚配置进行修改的话，那么就必须重新进行综合、布局布线、生成比特流文件，如果设计工程相对复杂的话，完成整个过程通常需要相当长一段时间。影响开发效率。

环境条件，首先需要安装opencv3.x版本，这个opencv是在执行test bench的时候才有用，个人理解就是能够生成处理后的图片，方便对比处理效果。不安装并不影响生成RTL kernel。

前提环境：开发板上电后，JTAG模式启动，SD卡已烧写系统文件，JTAG 和UART已连接主机。首先 下载驱动Linux_3.x.x_4.x.x_VCP_Driver_Source.zip

Vitis 加速基本平台创建

图文了解基于Vitis AI1.2 dpu平台测试

随着FPGA的不断发展，FPGA本身自带的PCIE硬核的数量越来越多，本文以ZU11EG为例介绍，如何进行对应的硬件引脚分配。