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Vivado DDR4仿真

由 judy 提交于

作者：张大侠，来源：<span id="profileBt"><a href="https://mp.weixin.qq.com/s/_xWdQcgwAPvD95nIVx0VnQ"&gt; 傅里叶的猫微信公众号</a></span>
<font color="#FF8000">注：本文由作者授权转发，如需转载请联系作者本人</font>

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的

<span id="profileBt"><a href="https://mp.weixin.qq.com/s/y96T_6tiExAERqXhfjqiLA">Virtex7 Microblaze下DDR3测试</a></span>

再右键，打开IP的Example Design，这样才能生成ddr对应的model。
<center><img src="http://xilinx.eetrend.com/files/2022-08/%E5%8D%9A%E5%AE%A2/100562664-26…; alt=""></center>

如果右键发现这个按钮是不可用的，那就多等等，IP建好后需要等synth_design Complete后，很多文件才生成完毕。
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在sim目录下，可以看到很多的hidden的文件，这是因为生成的Model被加密了，我们只能使用，但看不到源码
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我们可以看下工程下面有个ddr4_model.sv的文件。
<center><img src="http://xilinx.eetrend.com/files/2022-08/%E5%8D%9A%E5%AE%A2/100562664-26…; alt=""></center>

该文件是加密的：
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我们直接进行仿真即可：
<center><img src="http://xilinx.eetrend.com/files/2022-08/%E5%8D%9A%E5%AE%A2/100562664-26…; alt=""></center>

进入到仿真页面，直接通过tcl仿真1ms，但其实仿真不到1ms就会结束：
<center><img src="" alt=""></center>
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在仿真结束时，会提示下面的信息：
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我们可以把ddr ip的AXI总线拉出来，看一下axi写操作和读操作的数据。
<center><img src="" alt=""></center>
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