作者：电子创新网编辑部
过去几年，FPGA和SoC的发展路线其实很清晰：集成更多功能，塞进一颗芯片。
CPU、GPU、AI Engine、DSP、高速SerDes、DDR控制器，甚至RF数据转换器，都在不断往SoC里面堆。芯片厂商拼的是集成度，工程师拼的是怎么把这些资源用好。
但到了Chiplet时代，事情开始有点不一样了。
AMD最近宣布，为部分Versal RF系列自适应SoC加入原生 UCIe 1.1 连接能力，允许Versal RF直接与封装内的专用Chiplet通信。
表面上看，这是给Versal RF增加了一套高速接口。但如果把这件事放到整个半导体产业里看，它的意义其实更大：AMD正在尝试把Versal从“一颗芯片”，变成一个可以继续向外扩展的异构计算平台。
这可能是这次升级真正值得关注的地方。
芯片越来越复杂，“全都自己做”开始变得不划算
先看看现在的芯片到底有多复杂。
以射频、通信和AI应用为例，一套完整系统可能同时需要RF前端、高速ADC/DAC、DSP、AI推理、CPU控制、网络接口、安全处理，甚至还要接入定制ASIC。如果按照传统SoC思路，最直接的办法就是：全部集成。
这条路当然可以走，而且过去几十年基本就是这么走的。问题是，集成到一定程度之后，成本和开发周期都会迅速上升。更麻烦的是，不同应用需要的东西并不一样。做通信基站，可能特别看重RF和DSP；做雷达，更看重高速数据转换和实时信号处理；做边缘AI，又可能需要更多AI算力；做航空航天，则可能对功耗、尺寸和可靠性有非常苛刻的要求。
如果每个市场都重新设计一颗“大而全”的SoC，芯片公司自己也会吃不消。所以Chiplet开始变得有吸引力。
简单理解就是：不要试图把所有功能都做进一颗芯片，而是把不同功能拆开，需要什么就组合什么。
听起来很简单，但真正做起来，最关键的问题只有一个——这些Chiplet怎么高速、低延迟地连接起来？
这正是UCIe要解决的问题。
UCIe真正重要的，不只是“快”
AMD此次为Versal RF引入UCIe 1.1，支持最多4个UCIe-SP标准封装接口和2个UCIe-AP先进封装接口，AMD给出的定位是实现数Tbps级的封装内聚合带宽。
这个数字当然很吸引眼球，但如果只盯着“Tbps”，其实容易把重点看偏。UCIe真正有意思的地方，是它试图把Chiplet之间的通信标准化。
过去，不同芯片之间主要靠PCB上的高速接口连接，现在则可以进一步把连接关系搬到封装里面。于是系统结构开始发生变化：以前是“芯片—PCB—芯片”，现在越来越可能变成“Chiplet—封装—Chiplet”。
这不是简单换了一个连接位置。连接从板级走向封装内部之后，距离更短、带宽更高，也有机会降低延迟、功耗和系统复杂度。更关键的是，Chiplet不一定非得来自同一家厂商。
理论上，第三方厂商可以提供RF前端、AI加速器、安全引擎或者其他专用处理模块，然后通过标准化UCIe接口接入系统。这就让芯片产业开始出现一种类似“模块化”的趋势。以前做SoC，更像是在造一辆完整的汽车，以后可能更像是在搭积木。
Versal RF的角色，也正在发生变化
这也是AMD这次动作比较值得玩味的地方。
Versal RF本身已经不是传统意义上的FPGA。它把高分辨率RF数据转换器、DSP IP、AI Engine和可编程逻辑放在了一颗器件里，并提供最高80 TOPS的异构DSP计算能力。
这种架构本身就是AMD Adaptive Computing路线的典型代表。但如果没有UCIe，Versal RF的边界基本还是由芯片本身决定的。你能用多少DSP、多少AI Engine、多少FPGA逻辑，基本都是芯片出厂时确定的。
加入UCIe之后，边界被打开了。比如某个应用需要更强的AI推理能力，可以考虑增加AI Chiplet；某个系统需要特殊RF前端，可以接入第三方RF Chiplet；如果需要专用安全处理，也可以加入安全相关的Chiplet。
Versal RF不再只是“内部集成了很多东西”，而是开始具备“向外组合更多东西”的能力。
这个变化其实很重要，因为这意味着FPGA/自适应SoC的价值不再只体现在内部可编程资源上，而开始延伸到整个封装级异构计算系统。
对FPGA工程师来说，未来可能要换一个思路
这件事情对普通FPGA工程师有什么关系？
短期看，可能没那么直接。毕竟UCIe是芯片和封装层面的技术，和我们日常写RTL、做Vivado工程、跑时序分析，看起来隔得挺远。
但长期来看，影响可能不小。过去做一个FPGA系统，工程师习惯考虑的是：
FPGA里面放什么？
DDR怎么接？
PCIe怎么做？
SerDes怎么跑？
AI Engine和PL怎么协同？
高速ADC/DAC怎么连接？
以后可能还要多考虑一个问题：哪些功能应该放在FPGA/SoC内部，哪些功能值得拆成Chiplet？
这个问题会慢慢从芯片架构师一路传导到系统设计人员，甚至未来FPGA工程师面对的开发对象，可能不再是一颗孤立的FPGA。而是一个由：FPGA逻辑 + AI Engine + DSP + RF + CPU + Chiplet共同构成的异构系统。
从这个角度看，UCIe并不是一个离工程师很远的“封装技术”，它实际上可能会改变下一代FPGA系统的设计边界。
真正的挑战，其实才刚开始
当然，Chiplet并不是把几个芯片放进一个封装这么简单，真正落地之后，会冒出来一大堆工程问题。
比如Chiplet之间的协议兼容、封装设计、热管理、电源完整性、信号完整性，以及不同供应商Chiplet之间的软件和验证问题。
尤其是当Chiplet来自不同厂商时，事情会比“自己设计一颗SoC”复杂不少。
谁来保证兼容性？
谁负责验证？
出现问题以后到底是Chiplet的问题，还是UCIe链路的问题？
这些都不是一个接口标准能够完全解决的。所以UCIe真正成熟以后，受影响的可能不只是芯片设计。EDA、封装、IP、测试、验证，甚至软件生态都会跟着变化。这也是为什么最近几年Chiplet越来越受到关注。它其实不是单独的一项芯片技术，而是一条新的产业链组织方式。
AMD为什么选择从Versal RF切入？
还有一个值得注意的细节。AMD并不是一上来就把UCIe全面铺到所有产品，而是选择从Versal RF这样的产品切入。
这其实挺合理。RF、通信、雷达、边缘AI这些应用，本身就存在大量高度定制化需求，同一套基础计算平台，不同客户可能需要完全不同的RF前端、AI能力或者专用处理模块。这恰好就是Chiplet最擅长的场景。AMD可以把Versal RF作为一个“基础底座”，然后让不同客户围绕它扩展自己的功能。
于是产品形态可能逐渐从：一颗Versal RF SoC变成：Versal RF + RF Chiplet + AI Chiplet + ASIC Chiplet + UCIe
从商业角度看，这种模式也比每个客户都做一颗定制SoC更灵活。而从AMD的角度来说，Versal平台的生命周期和生态价值也有机会进一步扩大。
2027年量产，时间点也值得看
按照AMD目前公布的信息，支持UCIe的量产Chiplet预计将在2027年第四季度与部分Versal RF系列器件配套推出。
距离真正大规模应用还有一段时间，所以现在谈“Chiplet彻底改变FPGA”显然还早。但方向已经越来越清楚了。
过去半导体行业一直在追求更高集成度：把更多晶体管塞进一颗芯片。
现在另一条路线正在快速形成：把不同芯片拆开，再通过先进封装重新组合起来。
两条路线并不是谁取代谁，未来更可能是并存。
而AMD把UCIe放进Versal RF，本质上就是在尝试把FPGA、AI Engine、RF、DSP以及第三方专用Chiplet连接成一个更大的异构计算体系。所以，如果只把这件事理解成“AMD给Versal RF增加了UCIe接口”，其实有点低估了它。
真正的变化是：FPGA/自适应SoC正在从一颗“功能越来越全的芯片”，逐渐变成一个可以不断扩展的计算底座。
这一步如果走通，未来我们讨论FPGA的时候，可能就不能只看LE、DSP、BRAM和TOPS了。封装里能接什么Chiplet，可能同样重要。而这，或许才是UCIe真正值得FPGA产业关注的原因。
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