AMD UltraScale 系列 SelectIO 资源详解

作者：FPGA入门到精通

7 系列的 IDELAYE2 代码不能直接搬到 UltraScale 上，这是因为7 系列的 I/O 逻辑是 ILOGIC / OLOGIC 加 ISERDESE2 / OSERDESE2 拼出来的，UltraScale 把这套整个拆掉，改成以 nibble 为粒度的 BITSLICE 结构。

延迟线从 32 抽头扩到 512 抽头，分辨率从「能算出的确定值」变成「随 PVT 漂移的区间值」，而 ISERDESE3 干脆把 Bitslip 拿掉了。

这篇按 UG571（v1.15）和 UG974 的原语定义，把这几处差异拆开讲，顺带给出迁移时要核对的清单。

一、从 ILOGIC/OLOGIC 到 BITSLICE

每个 nibble 里有一对 RX_BITSLICE 和 TX_BITSLICE，配一个 BITSLICE_CONTROL 统一控制。

串并转换、并串转换、寄存、输入输出延迟，全在 BITSLICE 内部完成，输入路径上还带一个小 FIFO。

直接用 BITSLICE 的用法叫 Native Mode。要走这条路，先用 IP 库里的 High-Speed SelectIO Wizard 验证配置，不建议手搓。

层级是这样叠的：

HP/HR Bank（52 IO pin，48 可配单端 / 24 差分对）

  └── 4 × Byte Group

        └── 2 × Nibble Group

              ├── Upper Nibble：7 个 single-ended IOB（或 3 差分 + 1 单端）

              └── Lower Nibble：6 个 single-ended IOB（或 3 差分）

  每 nibble：1 × BITSLICE_CONTROL + 6~7 × RXTX_BITSLICE

二、Bank 还是三类，但 HD 是坑

Zynq UltraScale+ MPSoC、Kria SOM 上常见 HD 和 HP 混排。

选管脚时如果没先确认 Bank 类型，想用 IDELAYE3 却落在 HD Bank 上，编译直接不过，报错信息还不太指出根因。

三、原语对照：改名的、删功能的

不想走 native mode，可以像 7 系列那样直接例化组件原语：

改名的两个还好办，把 ISERDESE2 换成 ISERDESE3 的时候才会卡住：找不到 Bitslip 端口了。

7 系列靠它做字对齐，UltraScale 上要么自己在 fabric 里写移位对齐状态机，要么改用 native mode 的 BITSLICE 方案。DDR 和源同步接口迁移，翻车最多的就是这一处。

四、延迟线：512 抽头与两种模式

1、抽头与分辨率

这里有条容易忽略的分界：

7 系列的抽头分辨率是可算出的确定值，按 IDELAYCTRL 参考时钟频率一算就有；

UltraScale 的 512 个抽头逐个都不校准，分辨率是个范围，随工艺、电压、温度漂。

所以 COUNT 模式下拿抽头数乘分辨率去反推时间，算出来的数只能当参考。

2、COUNT 还是 TIME

选错的后果不对称：COUNT 模式在实验室能跑，温度一变就偏；TIME 模式如果忘了 EN_VTC，等于白用一套补偿电路。

3、关键属性

参考时钟允许范围：

REFCLK_FREQUENCY 写错是另一种静默失败：延迟值照算，只是和实际时钟对不上，误差随抽头数线性放大。

4、IDELAYCTRL 与 EN_VTC 的时序

端口三个：

REFCLK 要走全局时钟缓冲，可由 MMCME3 / PLLE3 供给；

RST 高有效，异步置位、同步于 REFCLK 释放；

RDY 表示本区域延迟线校准完成。

配置完成后必须复位一次 IDELAYCTRL，且此时 REFCLK 已经稳定，否则延迟值不可信。RDY 被拉低，就得重新复位。

同一区域内所有 IDELAYE3 / ODELAYE3 共享这一个 IDELAYCTRL。

TIME 模式的参考写法：

IDELAYE3 #(

  .DELAY_FORMAT    ("TIME"),      // ps 为单位

  .DELAY_TYPE      ("VAR_LOAD"),  // 支持动态加载

  .DELAY_VALUE     (0),

  .REFCLK_FREQUENCY(312.5),       // 与 IDELAYCTRL 实际参考时钟一致

  .UPDATE_MODE     ("ASYNC"),

  .SIM_DEVICE      ("ULTRASCALE_PLUS")

) IDELAYE3_inst (

  .CLK        (clk),

  .CNTVALUEIN (cntvaluein),

  .DATAIN     (data_i),

  .IDATAIN    (data_ibuf),

  .LOAD       (load),

  .CE         (ce),

  .INC        (inc),

  .EN_VTC     (en_vtc),          // TIME 模式必须为高

  .CNTVALUEOUT(cntvalueout),

  .DATAOUT    (data_o)

);

五、时钟不能走 IDELAY

IDELAYE3 不能直接布线到全局时钟缓冲。

要挪时钟相位，用 MMCM/PLL 的 fine-phase shift，不能把 IDELAY 串在时钟路径上。

这条是 UG571 写死的硬约束，也是新手最常撞的一堵墙。

六、迁移检查表

七、六个常见坑