时钟

在RGMII接口的设计中，除了上述2个方面外，还有一个重要的方面就是接口的时钟和复位方案。为什么会有这个问题呢？

首先哪些因此会导致时钟skew过大呢？

ASIC 和FPGA芯片的内核之间最大的不同莫过于时钟结构。

xilinx提供了丰富的原语，可以将之看成FPGA开发可以使用的库函数，原语在FPGA中具有与之对应的硬件逻辑单元，但也注意，不同的FPGA的原语可能会有所不同

我们前面的两篇文章讲了7系列的时钟结构和clock region内部具体组成，这篇文章我们来讨论下MRCC和SRCC的区别。

同相位时钟可以频率不同，但是时钟跳变沿是对齐的。如图所示，clk0为慢时钟，clk1为快时钟，clk0的时钟沿始终与clk1的时钟沿对齐，两个时钟相位相同。同源时钟，通常由一个PLL或者DLL产生，相位不需要相同，只要求相位固定。

在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。