FPGA 时钟分频
demi 在 周四, 11/07/2019 - 11:49 提交
时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。
时钟
FPGA中的多时钟设计策略
demi 在 周五, 10/25/2019 - 14:41 提交
设计中最快的时钟将确定 FPGA 必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间 P 来决定，如果 P 大于时钟周期 T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变。
xilinx 7系列FPGA时钟篇(4)_CMT简介
demi 在 周一, 09/30/2019 - 13:41 提交
上篇仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。
xilinx 7系列FPGA时钟篇(3)_时钟操作法则
demi 在 周五, 09/27/2019 - 13:56 提交
上一篇咱们介绍了7系列FPGA的时钟区域内部结构，本篇咱们接着介绍如何实际操作时钟。不说其它的，直接先上两张图。
Xilinx FPGA中全局时钟资源的使用方法
demi 在 周四, 09/26/2019 - 14:36 提交
IBUFDS、IBUFGDS和OBUFDS都是差分信号缓冲器，用于不同电平接口之间的缓冲和转换。
xilinx 7系列FPGA时钟篇(2)_时钟区域简介
demi 在 周一, 09/23/2019 - 17:32 提交
上一篇咱们介绍了7系列FPGA的整体时钟架构，知道了FPGA是由很多个时钟区域组成，时钟区域之间可以通过Clock Backbone 和CMT Backbone来统一工作。本篇咱们就说一下时钟区域的内部结构。
Xilinx 7系列FPGA时钟篇 (1)——时钟结构简介
judy 在 周三, 05/29/2019 - 09:30 提交
说起xilinx的FPGA时钟结构，7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如图1所示，理解了这张图，咱们就对7系列的FPGA时钟结构了如指掌，下面咱们就聊聊这张图