每日头条

在2月28日全球最顶尖的FPGA'21大会上，PYNQ团队发布了全新的RFSoC-PYNQ开源框架，示范应用，硬件平台以及丰富教学资源。此次发布不仅仅包括RFSoC-PYNQ框架，对应的Jupyter Notebook全部开源的应用实现。

在 "人工智能引发能源问题，我们该怎么办 （一）"中，我们简要介绍了更高层次的问题，这些问题为优化加速器的需求奠定了基础。作为一个尖锐的问题提醒，现在让我们通过一个非常简单的图像分类算法，来看一看与之相关联的计算成本与功耗。

设备树是 Petalinux kernel 的关键组件，接下来以 2020.1 版本为例，为大家介绍一下在Xilinx Petalinux 工程中的设备树是如何产生，配置以及修改的。

SmartLynq+ 模块的构建旨在满足高速调试和跟踪需求，主要面向使用 Versal™ 平台的开发者。与以前的赛灵思调试产品相比，SmartLynq + 模块通过 HSDP 可将 Linux下载时间最多提高28倍，并将数据捕获速度提高100倍。

前不久，赛灵思联手 Hackster.io 举办首届赛灵思自适应计算挑战赛，号召独立开发者利用 Vitis 统一软件平台和 Vitis AI 在选定的赛灵思硬件平台上开发新应用，以创新方法解决现实问题。在来自全球的 70 多个独创项目中，评委为每个类别甄选出三个冠军项目，分别获得高达 10,000 美元的奖金奖励。

多输入多输出（MIMO）技术已被许多无线系统采用，以利用信道的空间多样性。本应用说明展示了在Xilinx® Versal™ AI Core器件的AI Engine阵列上高效实现波束成形功能。

配备业界首个自适应计算加速平台（ACAP）的 Xilinx Versal AI Core 系列 VCK190 评估套件和 Versal Prime 系列 VMK180 评估套件现已推出。

装备业界首个自适应计算加速平台（ACAP）的赛灵思 Versal AI Core 系列 VCK190评估套件 和 Versal Prime 系列 VMK180 Prime 评估套件，现已上市！VCK190 是赛灵思首款 Versal™ AI Core 系列评估套件，可帮助设计者使用 AI 和 DSP 引擎开发解决方案，与当前服务器级 CPU 相比，该解决方案可将计算性能提升 100 多倍！

HLS 优化设计的最关键指令有两个：一个是流水线 (pipeline) 指令，一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性，提升吞吐量，降低延迟但是需要遵循一定的代码风格。

本文档旨在提供 Versal™ ACAP 硬件功能以及创建或移植设计时的块级注意事项的概述，并提供有关设计创建、仿真与调试的方法建议以及有关设计流程、启动和配置的建议。