Vitis

Vitis 是由赛灵思（Xilinx）推出的一款开发工具套件，用于加速应用程序的开发和部署，尤其专注于基于赛灵思的可编程逻辑设备（FPGA）的加速。

Vitis 工具套件的目标是简化 FPGA 加速应用程序的开发流程，使更广泛的开发者能够充分利用 FPGA 提供的硬件加速性能，从而加速特定领域的计算任务。

Vitis HLS 在从Vivaido HLS的升级换代中，以axi_master接口为起点的设计正在变得更易上手，其中很重要的一点就是更多的MAXI端口设计参数可以让用户通过指令传达到。这些参数可以分为两类

在Vitis HLS 工具中，要真正完成AXI总线突发，我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-下。

在Vitis HLS 工具中，要真正完成AXI总线突发，我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-上。

本文提供了在Xilinx® 硬件平台上实现循环神经网络（RNN）的操作和参考信息。

本文将重点讲解如何调用 VART API 以运行 XIR 图形。同时，假设我们在处理程序内已有XIR 图形，我们将了解到如何创建runner以及如何在编译流程中启动 graph runner。

本文给大家分享系统级别的一些宏观概念以及如何预估 HLS 内核向 DDR 发送突发读写在各个步骤中的延迟。

本文描述如何使用 Vitis™ 高级综合工具。

本次为期2天的线下讲座，将基于边缘端器件，搭配Xilinx MPSoC官方开发板ZCU104，引领开发者快速搭建Vitis AI开发环境，熟悉Vitis AI开发的设计流程及其基本技巧

了解 Vitis 2021.2 的新特性和增强功能

Vitis™ 视频分析 SDK 旨在 Xilinx 目标平台或您自己的平台上构建和部署支持人工智能功能的智能视频分析解决方案的完整软件堆栈。