开发者分享 | HLS, 巧用AXI_master总线接口指令的定制并提升数据带宽-面积换速度
judy 在 周四, 01/13/2022 - 17:34 提交![](https://fpga.eetrend.com/files/styles/picture400/public/2022-01/wen_zhang_/100556954-239378-4.jpg?itok=ByR11cT3)
Vitis HLS 在从Vivaido HLS的升级换代中,以axi_master接口为起点的设计正在变得更易上手,其中很重要的一点就是更多的MAXI端口设计参数可以让用户通过指令传达到。这些参数可以分为两类
Vitis 是由赛灵思(Xilinx)推出的一款开发工具套件,用于加速应用程序的开发和部署,尤其专注于基于赛灵思的可编程逻辑设备(FPGA)的加速。
Vitis 工具套件的目标是简化 FPGA 加速应用程序的开发流程,使更广泛的开发者能够充分利用 FPGA 提供的硬件加速性能,从而加速特定领域的计算任务。
Vitis HLS 在从Vivaido HLS的升级换代中,以axi_master接口为起点的设计正在变得更易上手,其中很重要的一点就是更多的MAXI端口设计参数可以让用户通过指令传达到。这些参数可以分为两类
在Vitis HLS 工具中,要真正完成AXI总线突发,我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-下。
在Vitis HLS 工具中,要真正完成AXI总线突发,我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-上。
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本文给大家分享系统级别的一些宏观概念以及如何预估 HLS 内核向 DDR 发送突发读写在各个步骤中的延迟。
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本次为期2天的线下讲座,将基于边缘端器件,搭配Xilinx MPSoC官方开发板ZCU104,引领开发者快速搭建Vitis AI开发环境,熟悉Vitis AI开发的设计流程及其基本技巧
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