DSP

了解 Vivado System Generator for DSP 2018.3 版本中的全新超级采样率模块集，提供与 MATLAB® 和 Simulink® 集成的设计流程，以加速 Zynq UltraScale + RFSoC 器件上高速 DSP 应用的设计和实现

<strong>建立时间，保持时间</strong>
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。

建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。
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本演示介绍了 Zynq-7000 SoC 及其利用 NEON 引擎或硬件加速功能实现软件加速的能力。敬请查看 Zynq-7000 SoC 在面向数据采集和加速数字信号处理 (DSP) 的单芯片参考设计中的灵活性优势，其不仅可对软件进行加速，还能充分利用处理器和可编程逻辑之间的低延迟和高性能数据传送功能。
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